Die Ziele dieser Arbeit waren die Computermodellierung und simulative Bewertung von elektrisch gemessenen MOS-Bauelementen mit kristallinen high-k-Dielektrika. Mit Hilfe der Computermodelle sollten die Messergebnisse dieser neuartigen Bauelemente überprüft werden, da diese am IHT erstmalig gefertigt wurden und noch keine Erfahrungen mit vergleichbaren Bauelementen aus der Industrie verfügbar waren. Das Verständnis des Bauelementverhaltens konnte durch die Nachbildung als Computermodell vertieft werden, da die Modelle durch physikalische Parameter wie Ladungsträgerbeweglichkeit oder Grenzflächenzustandsdichten an die elektrisch gemessenen Bauelemente angepasst werden können und Aussagen über die tatsächliche Größe dieser Parameter möglich machen. Im Rahmen der vorliegenden Dissertation wurden elektrische Messungen an MOSFETs mit kristallinen high-k Gatedielektrika und Metall-Gatelektroden durchgeführt und die Bauelemente charakterisiert und mit Referenzbauelementen verglichen. Die untersuchten Bauelemente wurden innerhalb von anderen Forschungsvorhaben am Institut für Halbleitertechnik und Nanoelektronik entwickelt und prozessiert. Mit diesen experimentellen Daten wurden Computermodelle für Prozesssimulationen angepasst und durch elektrische Simulationen die Übereinstimmung der Parameter mit den realen Bauelementen verifiziert. In Kapitel 5 dieser Arbeit sind die Ergebnisse und Kennlinien dieser Bauelemente im Detail beschrieben. Die untersuchten Transistoren besitzen eine relativ große Gatelänge von Lgate=4μm und werden daher nicht durch Kurzkanaleffekte beeinträchtigt. Spezielles Augenmerk wurde bei der elektrischen Simulation auf die Beweglichkeit der Ladungsträger im Kanal gelegt, da die Beweglichkeit bei den elektrisch gemessenen Bauelementen durch verschiedene Effekte beeinflusst wird. Anhand der Unterschwellenkennlinien wurden verschiedene Faktoren identifiziert, die die Ladungsträgerbeweglichkeit herabsetzen, wie Grenzflächenzustände, Oxidladungen und die Rauhigkeit der Grenzfläche selbst. Aufgrund dieser Erkenntnisse können Verbesserungsansätze für zukünftige Prozesse abgeleitet werden. Strukturdefekte aufgrund mechanischen Stresses während des Gate-Last-Herstellungsprozesses können mit Hilfe der durchgeführten Stressanalysen nahezu ausgeschlossen werden und sind demnach nicht ursächlich für die verringerte Ladungsträgerbeweglichkeit. Das zu Grunde liegende Prinzip des Gate-Last-Prozesses ist somit eine erfolgreiche Methode, kristalline high- k-Dielektrika in den CMOS-Prozess zu integrieren. In nachfolgenden Simulationen wurden die mechanischen Spannungen untersucht, die während des Herstellungsprozesses auftreten oder nach Fertigstellung in den Bauelementen vorhanden sind und die Auswirkungen auf das Bauelementverhalten dargestellt. Zur Computermodellierung der auftretenden mechanischen Spannungen wurde auf Messdaten aus früheren Schichtabscheideprozessen zurückgegriffen, die mechanische Spannungen in Nitrid- und Oxidschichten auf Silizium untersuchen. Durch die Simulationsergebnisse konnte weitgehend ausgeschlossen werden, dass die im Bauelement oder während des Prozesse auftretenden mechanischen Spannungen die Ladungsträgerbeweglichkeit signifikant negativ beeinflussen. Mit den vorliegenden Ergebnissen wurden dann Aussagen über skalierte Bauelemente gemacht und die resultierenden Prozessparameter beschrieben, die für die Herstellung nötig sind. Außerdem wurden anhand von Eingangs- und Ausgangskennlinien kritische Punkte und Probleme im Bauelementverhalten aufgezeigt, die im Zusammenhang mit der Skalierung auftreten. Eine mögliche Verbesserung des Gate-Last-Prozesses wurde vorgeschlagen, konnte aber aufgrund des begrenzten Zeitrahmens innerhalb dieser Arbeit nicht mehr zu Ende geführt werden. Die Untersuchungen der Wafer mit SiO2-Pufferschicht können zu einem besseren Verständnis des Einflusses der Nitridabscheidung auf das darunter liegende aktive Siliziumgebiet und damit der Beweglichkeit der Ladungsträger führen. Kapitel 6 überträgt die gewonnenen Ergebnisse der MOSFETs mit kristallinen high-k Gatedielektrika und Metall-Gateelektroden auf dreidimensionale FinFET-Strukturen. Da FinFETs gerade bei kurzen Gatelängen eine bessere Kontrolle über das aktive Gebiet eines Feldeffekttransistors erlauben, wurde die Kombination aus FinFET-Struktur und den alternativen Materialien untersucht, um das gemeinsame Verbesserungspotenzial zu erforschen. Die Vorteile dieser Bauelemente gegenüber konventionellen MOSFETs wurde ermittelt und vergleichend dargestellt. Dabei wurden zunächst FinFETs mit Gatelängen von 200nm bis 50nm untersucht und schließlich Bauelemente mit extrem kurzen Gates bis hinab zu Lgate=10nm. Der Einfluss der Finnenbreite wurde ebenfalls durch Simulationen von FinFETs mit Finnenbreiten von Wfin=100nm bis Wfin=10nm betrachtet, wobei die Bauelemente mit schmaleren Finnen bessere Charakteristiken aufwiesen. Abschließend wurden sogenannte Schottky-FinFETs modelliert, ein Bauelementkonzept, bei dem die Source-/Draindotierungen durch Herausätzen des Materials und anschließende Auffüllung mit Metall ersetzt wurden, um so dem Problem der Dotierstoffdiffusion bei sehr kurzen Kanälen zu begegnen. Die entstehenden Schottky-Übergänge verändern die konventionelle Charakteristik des FinFETs, da die zusätzlich Potentialbarrieren aufgrund der Unterschiede zwischen den Energieniveaus von Halbleiter und verwendetem Metall vorhanden sind. Aus einer anderen Arbeit am Institut für Halbleitertechnik und Nanoelektronik standen prozesstechnische Daten und elektrische Messergebnisse zur Verfügung, die zur Parametrierung der Simulationsmodelle verwendet wurden und als Vergleich dienten. Durch die Simulationen wurde zunächst die Abhängigkeit des Bauteilverhaltens von der Austrittsarbeit der Gateelektrode gezeigt, die je nach verwendetem Metall zwischen 3.7 und 5.3eV liegen kann. Die Austrittsarbeit der Metalle der Source- und Draingebiete hingegen hat Auswirkungen auf die Injektionsfähigkeit von Elektronen und Löchern in das Halbleitergebiet und muss entsprechend gewählt werden, wie nachfolgende Simulationen veranschaulichen. Durch Computersimulationen wurden bestehende Konzepte von MOS-Bauelementen untersucht und mit Bauelementen mit alternativen Materialien oder Strukturen wie FinFETs verglichen. Es wurde gezeigt, dass reale Bauelemente mit Simulationsmodellen hinreichend genau beschrieben werden können und Voraussagen für skalierte Bauelemente getroffen werden können. Bestehende Probleme wie verminderte Ladungsträgerbeweglichkeit wurden auf ihre Ursachen hin untersucht und die Verbesserungspotentiale bewertet. Die Simulationsmodelle ermöglichen einen Vergleich der elektrisch gemessenen Bauelemente mit idealen Modellen, die die theoretisch erreichbaren Eigenschaften der Transistoren widerspiegeln. Damit kann eine Aussage gemacht werden, ob die betrachtete Technologie das Potenzial hat, eine Verbesserung gegenüber der bisherigen Technologie zu erreichen. Die vorgestellten Simulationstechniken eröffnen Möglichkeiten der Modellierung von völlig neuen Halbleiterbauelementen, wie zum Beispiel dem Schottky-FinFET, der noch genauerer Erforschung bedarf, als es in dieser Arbeit möglich war. Auch die Entwicklung der Halbleitertechnologie zu dreidimensionalen Strukturen mit extrem kurzen Gatelängen ist ein Feld, auf dem die Simulationstechniken gerade bei Abmessungen unter 10nm momentan noch an ihre Grenzen stößt, die aber gerade durch Computersimulationen weitreichend untersucht werden könnten, da die Herstellung solcher Strukturen extrem schwierig und teuer ist. Bei den betrachteten Gate-Last-MOSFETs hat es sich bestätigt, dass diese, am IHT entwickelte, Prozesstechnik zukunftsweisend ist, da mittlerweile auch ein großer Hersteller wie Intel Schaltungen in Gate-Last-Technik erfolgreich produziert. Die Verwendung von high-k-Materialien als Dielektrikum ist die einzige Alternative, um die Probleme mit Leckströmen bei fortschreitender Skalierung der Bauelemente in den Griff zu bekommen. Die MOSFETs mit kristallinen high-k-Dielektrika besitzen dabei ein höheres Skalierungspotential, als Bauelemente mit amorphen Materialien, da diese aufgrund der Notwendigkeit einer Pufferschicht ihr Potential nicht voll ausschöpfen können.