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Large Scale Fabrication of Field-Effect Devices based on In Situ Grown Carbon Nanotubes

Rispal, Lorraine (2010):
Large Scale Fabrication of Field-Effect Devices based on In Situ Grown Carbon Nanotubes.
Darmstadt, Technische Universität,
[Ph.D. Thesis]

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Item Type: Ph.D. Thesis
Title: Large Scale Fabrication of Field-Effect Devices based on In Situ Grown Carbon Nanotubes
Language: English

Since the first integrated circuits in the late 1960’s, a constant improvement of their performances could be reached by scaling down the metal oxide semiconductor field-effect transistors (MOSFETs). However, downscaling of MOS transistors has reached its physical limits: the gate oxide is only composed of a few atomic layers, leakage currents are increasing and the short channel effects degrade device properties. These are the reasons why new integration concepts need to be developed to replace silicon based Nanoelectronics. One of these concepts involves carbon nanotube field-effect transistors (CNTFETs). The active part of CNTFETs, i.e., the channel, is formed by a semiconducting single-walled carbon nanotube (SWNT), the growth of which represents one of the great challenges of CNT technology. Most publications on this topic report on a separate growth of nanotubes, either by arc discharge or laser ablation. These methods are not suitable for the fabrication of a large number of devices because they often require complicated manipulation and assembly after growth. Due to the improper growth method, state-of-the-art CNTFETs are mostly only single prototypes. Data on fabrication process suitability (e.g. time, costs), device reproducibility and reliability or yield are not available. However, a candidate for replacing MOSFET should not only have better performances but it should also be possible to produce it in large quantities to allow integration on a very large scale, i.e., billions of transistors on one wafer. Improving the knowledge of the scientific community on the feasibility of large scale fabrication of carbon nanotube devices constitutes the major motivation of this PhD work. The primary aim of this PhD work is the development of a CMOS compatible fabrication process for CNTFETs which allows large scale production of good quality devices within a reasonable time. For this, an in situ growth method for SWNTs has been developed, based on the catalytic chemical vapor deposition (CCVD) of carbon from methane. In situ means that the SWNTs directly grow in their final position on the wafer. The controlled growth of 1 nm diameter SWNTs by CCVD on oxidized silicon substrates covered by a catalytic layer composed of nickel on aluminum has been demonstrated. All SWNT diameter and density measurements have been performed by AFM, which has been found to be a very useful method for non-destructive geometrical and structural characterizations of SWNTs at the nanometer scale. To the best of our knowledge, successful conductive-AFM (C-AFM) measurements have been performed on in situ connected SWNTs for the first time worldwide. This allows clear overviews of SWNTs and structures also on rough underlayers, which are impossible with the traditional AFM due to the nanometer size of the SWNTs. The in situ growth of SWNTs has been integrated into a novel fabrication process for palladiumcontacted and PMMA (polymethyl methacrylate) passivated CNTFETs, which only requires one lithography step, avoiding any misalignment problems. The major novelty of the process consists in the introduction of a sacrificial catalyst, which is evaporated on the whole wafer surface. This catalyst is composed of a well-optimized Ni/Al bilayer, which catalyzes the growth of 1 nm diameter SWNTs and simultaneously transforms itself into an insulator (aluminum oxide covered with nickel nanoclusters) during the high temperature growth process, so that there is no need to structure the catalyst after deposition. The definition of the Pd source and drain regions as well as the passivation of the channel region occur simultaneously after the SWNT growth step by means of a single optical lithography step. The novel self-aligned fabrication process developed in this PhD thesis allows the simultaneous fabrication of approximately 1,000 transistors on one wafer (2''). Further optimization of the lithography layout could easily multiply this number. When comparing to the often practiced production of CNTFETs with external growth of SWNTs and subsequent coating or placement, this process based on the in situ growth method is more reliable and time-saving. It also reduces the risk of contamination of SWNTs, which leads to better device performance. The suitability for mass fabrication of this process has been verified on more than 15,000 devices. Extended yield statistics on 700 devices have been performed, leading to the result of 41% of fully functional high on/off ratio devices within all measured devices. Optimization of the device geometry, e.g. reduction of the effective channel length, should further improve the yield drastically. Approximately 100 devices have been completely evaluated, i.e., complete sets of electrical device characteristics have been recorded and analysed to perform statistics on device performance and reliability. The devices exhibit promising electrical parameters, e.g. on-currents up to 6 mA/µm and on/off ratios up to 2.6e7, already at a very low drain source bias of -400 mV. Such a low-voltage low-power technology is compatible with mobile applications. Moreover, the PMMA passivation increases the life time from some weeks to several years. The well-known hysteresis-effect in CNTFET electrical characteristics has been found to be a stable and reproducible phenomenon. It most likely originates from electron trapping and detrapping in the underlaying sacrificial oxide, i.e., the aluminum oxide. Due to their charge storing properties, CNTFETs are very suitable candidates to be used in memory applications. The operation as memory cells of the CNTFETs fabricated within this work has been tested extensively. As a result, the current ratio at the reading voltage between the logical "1" level (high current) and the logical "0" (low current) is up to 1e6 which is, to the best of our knowledge, the highest current ratio of logical levels ever published for CNT memory cells. The "0" and "1" current levels are temporally stable indicating the possibility for non-volatile memory usage. This PhD work clearly attests to the potential for large scale manufacturing of good quality CNTFETs for future industrial applications. Moreover, the process is also a remarkable technology platform for research on CNT electronics because a large number of devices can be realized easily and in a short time. This opens the possibility to investigate the influence of numerous fabrication parameters or environmental impacts on CNTFET electrical characteristics and reliability. Lastly, the suitability of CNTFETs used as sensors, e.g. infrared-sensors, gas-sensor or bio-sensors, could be easily investigated in the future using the CNTFET fabrication process developed within this work.

Alternative Abstract:
Alternative AbstractLanguage

Seit der Herstellung der ersten integrierten Schaltung Ende der sechziger Jahre wurde durch geometrische Skalierung die Effizienz der Metall-Oxid-Feldeffekttransistoren (MOSFETs) kontinuierlich verbessert. Heute sind die physikalischen Grenzen dieser Skalierung erreicht: die Dicke des Gate-Oxids beträgt nur noch wenige Atomlagen, Leckströme erhöhen sich zunehmend und Kurzkanal-Effekte lassen Bauelementeigenschaften degradieren. Daher ist die Entwicklung neuer Integrationskonzepte notwendig, um die auf Silizium basierende Nanoelektronik zu erweitern oder sogar zu ersetzen. Eines dieser Konzepte besteht aus der Verwendung von Kohlenstoff-Nanoröhrchen-Feldeffekttransistoren (CNTFETs). Der aktive Teil der CNTFETs, d. h. der feldgesteuerte Bereich für den Ladungstransport zwischen Source und Drain, auch Kanal genannt, wird von einem halbleitenden einwandigen CNT (single-walled carbon nanotube, SWNT) gebildet. Das Wachstum geeigneter SWNTs repräsentiert eine der größten Herausforderungen der CNT-Technologie. Die meisten veröffentlichten Herstellungsmethoden sehen ein getrenntes Wachstum von Nanoröhrchen, entweder durch Bogenentladung oder Laserablation, vor. Diese Herstellungsprozesse sind aber nicht für die Großintegration geeignet, da sie eine externe Manipulation und Montage der SWNTs nach dem Wachstum erfordern. Da die so hergestellten CNTFETs somit nur einzeln als Prototypen verfügbar sind, sind in der Literatur auch keine Daten über die großtechnische Verwendbarkeit dieser Herstellungsprozesse hinsichtlich Prozesszeit, Kosten, Reproduzierbarkeit sowie Zuverlässigkeit der Bauelemente und Ausbeute angegeben. Produktionsansätze, die in der Zukunft die Silizium-basierte CMOS Technologie ablösen wollen, sollten nicht nur eine bessere Performanz aufweisen, es muss außerdem möglich sein, die Bauelemente in größeren Mengen zur Großintegration mit Milliarden von Transistoren auf einem Wafer herzustellen. An dieser Stelle setzt diese Arbeit an und erforscht die Möglichkeit der Großserienproduktion von CNTFETs. Das Hauptziel dieser Doktorarbeit ist die Entwicklung eines CMOS-kompatiblen Herstellungsprozesses für CNTFETs, der eine Großserienproduktion von Bauelementen guter Qualität in einer akzeptablen Produktionszeit ermöglicht. Dafür wurde eine in situ Wachstumsmethode für SWNTs entwickelt, die auf der katalytisch-chemischen Gasphasenabscheidung (CCVD) von Kohlenstoff aus Methan basiert. In situ bedeutet, dass die SWNTs direkt auf dem für sie vorgesehenen Platz auf dem Wafer aufgewachsen werden. Der Katalysator besteht aus Nickel auf Aluminium. Durch eine Optimierung der Metallschichtdicke (bis herab zu 0,9 nm) wurde das kontrollierte Wachstum von SWNTs mit 1 nm Durchmesser demonstriert. Untersuchungen der SWNT-Durchmesser und -Dichten wurden mittels Rasterkraftmikroskopie (Atomic Force Microscopy, AFM) im Nanometer-Bereich zerstörungsfrei durchgeführt. Außerdem wurde im Rahmen dieser Arbeit weltweit erstmals die Leitfähigkeits-Rasterkraftmikroskopie (Conductive AFM, CAFM) zur Messung von in situ kontaktierten SWNTs angewendet. Diese Methode erlaubt eine eindeutige Identifizierung der SWNTs und den angrenzenden Strukturen auch auf rauen Unterlagen. Dies ist mit dem konventionellen, topographischen AFM nicht möglich, wenn die Rauheit der Unterlage größer als der Durchmesser der SWNTs (ca. 1 nm) ist. Der in situ Wachstumsprozess der SWNTs wurde in einem neuartigen Herstellungsverfahren für Palladium-kontaktierte und PMMA (Polymethylmethacrylat) passivierte CNTFETs integriert, das lediglich einen einzigen Lithographie-Schritt benötigt und somit Maskenjustageprobleme vollständig vermeidet. Die wesentliche Neuerung des entwickelten Prozesses ist die Verwendung eines Opfer-Katalysators. Dieser besteht aus einer Ni/Al-Doppelschicht, welche ganzflächig aufgebracht und im Gegensatz zu anderen Verfahren anschließend nicht strukturiert wird. Daher findet das Wachstum der SWNTs ganzflächig statt. Durch präzise Optimierung der Metalldicke katalysiert die Ni/Al-Doppelschicht das Wachstum von SWNTs mit 1 nm Durchmesser und wird gleichzeitig während des Hochtemperaturwachstumsprozesses in einen Isolator (mit Ni-Nanopartikeln bedecktes Aluminiumoxid) umgewandelt. Dadurch werden Kurzschlüsse zwischen den nachfolgend strukturierten Source- und Drain-Elektroden vermieden. Die Strukturierung der Palladium-Source- und Drain-Elektroden, sowie die Passivierung der Bauelemente werden zeitgleich mittels eines einzigen Lithographie-Schrittes durchgeführt. Der in dieser Arbeit entwickelte neuartige selbstjustierte Herstellungsprozess erlaubt die parallele Herstellung von etwa 1.000 Transistoren auf einem Wafer (2''). Eine Optimierung des Layouts könnte diese Zahl vervielfachen. Verglichen mit der oft benutzten Herstellung von CNTFETs mittels externem SWNT-Wachstum und anschließender manueller Manipulation, ist der hier entwickelte Prozess zuverlässiger und schneller. Außerdem reduziert er das Risiko der Kontamination der SWNTs, und verbessert so die elektrische Performanz der Bauelemente. Die Brauchbarkeit des Prozesses für die Massenfertigung wurde mit der Herstellung von mehr als 15.000 CNTFETs demonstriert. Ausführliche Statistiken über die Ausbeute wurden auf Basis von 700 Bauelementen erhoben. Der Anteil voll funktionsfähiger CNTFETs mit hohem On/Off- Stromverhältnis beträgt 41%. Eine zukünftige Optimierung der Geometrie der Teststrukturen, beispielsweise durch Verkürzung der Kanallänge, soll die Ausbeute noch weiter verbessern. Annähernd 100 CNTFETs wurden im Rahmen der Arbeit vollständig charakterisiert, indem eine Vielzahl elektrischer Eigenschaften gemessen und analysiert wurde, um statistisch belastbare Aussagen über Bauelementperformanz und -zuverlässigkeit zu erhalten. Schon bei einer sehr niedrigen Drain-Source-Spannung von -400 mV zeigen die Bauelemente mit einem On/Off- Verhältnis von bis zu 2.6e7 und einem On-Strom von bis zu 6 mA/µm sehr gute Eigenschaften, so dass hierdurch die entwickelte Technologie für mobile low-power Anwendungen nutzbar ist. Die zusätzliche Passivierung der CNTFETs mit PMMA erhöht deren Lebensdauer von wenigen Wochen auf mehrere Jahre. Durch weitere Untersuchungen konnte der aus der Literatur bekannte Hysterese-Effekt in der Transferkennline eines CNTFET als konstantes und reproduzierbares Phänomen bestätigt werden. Als wahrscheinlichste Ursache der Hysterese erwies sich hierbei, dass Elektronen im Aluminium Oxid (Teil des Opfer-Katalysators) eingefangen und wieder freigesetzt werden. Aufgrund des Ladungseinfangs erscheinen CNTFETs für Speicheranwendungen sehr geeignet zu sein. Die Funktionsfähigkeit der CNTFETs als Speicherzellen wurde ebenfalls in dieser Arbeit untersucht. Das Verhältnis zwischen logischer "0" und "1" beträgt bis zu 1e6. Dies ist, soweit bekannt, das höchste, je veröffentlichte Stromverhältnis zwischen logischen Zuständen für CNT Speicherzellen. Die "0" und "1" Zustände sind zeitlich stabil, sodass eine Nutzung der Bauelemente als nichtflüchtige Speicher möglich erscheint. Die Ergebnisse dieser Arbeit zeigen das eindeutige Potential der CNT-Technologie für eine Großserienherstellung von hochwertigen Bauelementen für zukünftige industrielle Anwendungen. Mit dem hier vorgestellten Prozess kann eine große Zahl an Bauelementen auf einfache Weise hergestellt werden. Hiermit steht nun eine Technologie-Plattform für die zukünftige CNTForschung zur Verfügung, die es gestattet, sowohl den Einfluss zahlreicher Herstellungs- als auch Umweltparameter auf die elektrischen Eigenschaften der CNTFETs zu untersuchen. Schließlich können CNTFETs auch in anderen Anwendungen mittels des in dieser Arbeit entwickelten Herstellungsverfahrens eingesetzt und untersucht werden. Als Beispiele für weitere Forschungsgebiete sind die Untersuchung der CNTFETs als Infrarot-Detektoren, Gas- oder Bio-Sensoren zu nennen.

Place of Publication: Darmstadt
Uncontrolled Keywords: Carbon nanotubes (CNTs), chemical vapor deposition (CVD), in situ growth, field-effect transistor, large scale integration, statistics, hysteresis, memory device.
Alternative keywords:
Alternative keywordsLanguage
Carbon nanotubes (CNTs), chemical vapor deposition (CVD), in situ growth, field-effect transistor, large scale integration, statistics, hysteresis, memory device.English
Classification DDC: 600 Technik, Medizin, angewandte Wissenschaften > 620 Ingenieurwissenschaften
Divisions: 18 Department of Electrical Engineering and Information Technology > Institute for Semiconductor Technology and Nano-Electronics
Date Deposited: 13 Jan 2010 06:51
Last Modified: 08 Jul 2020 23:41
Corresponding Links:
URN: urn:nbn:de:tuda-tuprints-20210
Identification Number: 2021
Referees: Schwalke, Prof. Dr. Udo ; Krautschneider, Prof. Dr. Wolfgang
Date of oral examination: 19 November 2009
URI: https://tuprints.ulb.tu-darmstadt.de/id/eprint/2021
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