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Gate-Last-Prozessintegration und elektrische Bewertung von High-k-Dielektrika und Metall-Elektroden in MOS-Bauelementen

Endres, Ralf :
Gate-Last-Prozessintegration und elektrische Bewertung von High-k-Dielektrika und Metall-Elektroden in MOS-Bauelementen.
TU Darmstadt
[Ph.D. Thesis], (2011)

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Item Type: Ph.D. Thesis
Title: Gate-Last-Prozessintegration und elektrische Bewertung von High-k-Dielektrika und Metall-Elektroden in MOS-Bauelementen
Language: German
Abstract:

In der vorliegenden Arbeit wird ein Beitrag für die Weiterentwicklung der siliziumbasierten CMOS-Technologie geleistet. Mit zunehmender Miniaturisierung mikroelektronischer Schaltungen, einer der Haupttriebfedern der technologischen Fortschritte des zwanzigsten Jahrhunderts, stößt das Materialsystem aus Siliziumoxid-Dielektrikum und Poly-Silizium-Elektrode des Gate-Stapels als zentralem Element eines MOS-Feldeffekttransistors an physikalische Grenzen. Der Einsatz alternativer Materialien wie Dielektrika mit hoher Permittivität („High-k-Dielektrika“) und Metall-Elektroden in den Gate-Stapeln von MOS-Bauelementen zukünftiger Technologiegenerationen ist eine Möglichkeit zur Fortführung der Miniaturisierung, verlangt jedoch die Entwicklung neuer Herstellungskonzepte für mikroelektronische Bauelemente. Das Ziel dieser Arbeit ist die Entwicklung und Anwendung eines materialschonenden Herstellungsprozesses sowie die elektrische Charakterisierung und vergleichende Bewertung der hergestellten MOS-Bauelementen und -Schaltungen mit High-k-Dielektrika und Metall-Elektroden. Die Grundidee des entwickelten Herstellungskonzeptes ist es, erst alle schädigenden Prozessschritte bei hoher Temperatur oder in reaktiver Umgebung mit einer unempfindlichen Platzhalter-Struktur (Dummy) durchzuführen und diese dann mit den empfindlichen Materialien des Gate-Stapels wie High-k-Dielektrikum und Metall-Elektrode zu ersetzen („Gate-Last-Verfahren“). Somit können die Materialeigenschaften des Gate-Stapels von der Abscheidung bis zur Fertigstellung des Bauelements ohne prozessbedingte Schädigungen erhalten werden. Für die Entwicklung des Gate-Last-Verfahrens zur Herstellung von MOS-Transistoren müssen neben einer umfangreichen Anpassung von Standardprozessen eine Reihe von Prozessmodulen wie der Schichtaufbau und die Entfernung der Dummy-Struktur neuentwickelt werden. Optimal ist ein Schichtaufbau bestehend aus Poly-Silizium, das mit einer geringen Rauheit in einem Niedertemperatur-Verfahren abgeschieden wird, und thermisch gewachsenen Siliziumoxid, das eine hohe Qualität der Silizium-Oberfläche in Bezug auf Rauheit und Defektdichte nach der Entfernung der Dummy-Struktur ermöglicht. Die Anwendung einer Doppellacktechnik verhindert das Eindringen von Bor-Ionen bei der Implantation der Anschlusszonen eines p-Kanal-Transistors in die Poly-Silizium-Schicht, wodurch eine einheitliche Ätzrate von Poly-Silizium-Schichten auf dem gesamten Substrat erreicht wird. Ein chemisch-mechanischer Planarisierungsprozess für Siliziumoxid-Schichten ist die Schlüsseltechnologie des Gate-Last-Verfahrens und ermöglicht die maßhaltige Übertragung von Form und Lage der Dummy-Struktur auf den Gate-Stapel. Im Rahmen dieser Arbeit wird der Einfluss von Prozessparametern, Poliermitteln, Poliertüchern, Reinigungsverfahren und Layout des Testchips auf die Eigenschaften der planarisierten Schicht untersucht und eine Methode zur Detektion des Endpunkts des Planarisierungsprozesses mittels Oberflächenprofilometrie entwickelt. Optimale Ergebnisse liefert ein zweistufiger Planarisierungsprozess, der die Vorteile von Poliermitteln mit hoher und niedriger Selektivität gegenüber einer Polierstoppschicht unter Ausblendung der Nachteile kombiniert. Die Eigenschaften der planarisierten Schicht werden durch das Einfügen von Stützstellen in das Layout des Testchips verbessert. Für die Herstellung der Metall-Elektrode wird neben der Auswahl geeigneter Metalle ein chemisch-mechanischer Planarisierungsprozess für Wolfram-Schichten entwickelt. Die Integration von Metallen und Metallverbindungen, für die kein geeignetes Poliermittel erhältlich ist, wird am Beispiel der Herstellung von Titannitrid-Elektroden nachgewiesen. Titannitrid wurde als bestes Elektrodenmaterial aufgrund der chemischen Stabilität und der Möglichkeit einer Variation der Austrittsarbeit für den Einsatz in p- und n-Kanal-Transistoren identifiziert. Wolfram-Schichten zeigten sich insbesondere auf Hafniumoxid (HfO2)- und Zirkonoxid (ZrO2)-Schichten als thermisch instabil. Für die Herstellung von MOS-Schaltungen in einem Gate-Last-Verfahren werden verschiedene Isolationsverfahren evaluiert. Klassische Verfahren wie die Grabenisolation (STI) oder die Isolation durch Oxidation von Silizium (LOCOS) genügen dabei den Anforderungen des Gate-Last-Prozesses an die Planarität der Substratoberfläche nicht, so dass eine Guard-Ring-Isolation favorisiert wird. Mit der Verwendung eines Umkehrphotolacks kann die Komplexität eines Herstellungsprozesses für MOS-Kondensatoren in einer Gate-Last-Technik um ca. 60 % im Vergleich zur Herstellung eines MOS-Transistors gesenkt werden, so dass sich dieses Verfahren insbesondere für eine breit gefächerte Untersuchung verschiedener Materialsysteme eignet. Die Skalierbarkeit des Gate-Last-Konzepts wird durch die Herstellung eines Gate-Grabens in der Größenordnung von 100 nm mittels Elektronenstrahllithographie und die Untersuchung der Schichteigenschaften eines High-k-Dielektrikums in dieser Grabenstruktur nachgewiesen. Die Anwendbarkeit des entwickelten Gate-Last-Prozesses wird durch die Herstellung von voll funktionalen MOS-Bauelementen und -Schaltungen mit High-k-Dielektrika wie die Seltenerd-Oxide Gadoliniumoxid (Gd2O3) und Lanthanoxid (La2O3) und die amorphen Materialien HfO2 und ZrO2 sowie Metall-Elektroden aus Wolfram, Wolfram-Titan, Titannitrid, Aluminium, Chrom und Platin gezeigt. Die elektrische Dicke CET der untersuchten Schichten liegt zwischen 0,8 - 4,2 nm und die Permittivität 9,6 - 15, was einem 2,5 - 4-fachen Wert der Permittivität von Siliziumoxid entspricht. Der Leckstrom der untersuchten Bauelemente mit High-k-Dielektrika ist je nach Material um 2-5 Größenordnungen niedriger im Vergleich zu einem Bauelement mit Siliziumoxid-Dielektrikum gleicher elektrischer Dicke. Die höchste Permittivität weisen kristalline Gd2O3-Schichten mit 14-15 auf, da diese eine chemische Stabilität auf einem Silizium-Substrat aufweisen und im Gegensatz zu den amorphen Dielektrika keine Zwischenschicht niedrigerer Permittivität ausbilden. Alle untersuchten Dielektrika weisen keine Hochtemperaturstabilität für T>800 °C auf. Für HfO2- und ZrO2-Schichten wird mittels Rasterkraftmikroskopie die Umwandlung vom amorphen in einen hochleitenden polykristallinen Materialzustand nachgewiesen. Am Beispiel von Gd2O3-Schichten wird der Effekt der prozessinduzierten Schädigung durch Trockenätzprozesse nachgewiesen. Es wird gezeigt, dass der Mechanismus des Ladungseinfangs an Defekten im Volumen in Gd2O3-Schichten Löcher-basiert und in HfO2- und ZrO2-Schichten Elektronen-basiert ist. Die Defektdichte an der Grenzfläche zum Substrat wird mittels Leitwert-Methode und Charge-Pumping-Messungen bestimmt und liegt in der Größenordnung von Dit=0,2-7 E12 cm-2eV-1 und ist abhängig von Abscheideart und Elektrodenmaterial. In Dielektrika mit hoher Defektdichte wird fehlstellenunterstützes Tunneln als dominanter Stromleitungsmechanismus identifiziert, in Dielektrika mit niedriger Defektdichte dominieren direktes und Fowler-Nordheim-Tunneln. Ein Einfluss von weichen dielektrischen Durchbrüchen auf die Steigung der Weibull-Verteilung wird an ZrO2-Schichten nachgewiesen. Messungen des zeit- und spannungsabhängigen dielektrischen Durchbruchverhaltens liefert für HfO2-, ZrO2- und kristallinen Gd2O3-Schichten eine maximale Betriebsspannung VG,MAX>2 V für eine charakteristische Lebensdauer von 10 Jahren. MOS-Transistoren mit Gd2O3-Dielektrikum weisen ein On/Off-Verhältnis von 1E6, eine Unterschwellensteilheit von Sl>94 mV/dec sowie Ladungsträgerbeweglichkeiten µn=110 cm2/Vs und µp=50 cm2/Vs. Gepulste I-V-Messungen zeigen ein verbessertes Transistorverhalten. Der Gd2O3-basierte 21-stufige Ringoszillator schwingt mit einer Eigenfrequenz von f =1,24 MHz.

Alternative Abstract:
Alternative AbstractLanguage
This work contributes to the further development of silicon-based CMOS-technology. Continuous scaling of microelectronic circuits is one of the main drivers of the technical progress in the 20th century. However, the well-known material system of silicon oxide dielectric and polysilicon electrode as the central element of a MOS field effect transistor has reached its physical limits. The integration of alternative materials as dielectrics with high permittivity ("High-k dielectrics") and metal electrodes in future technology generations is one possible solution to continue scaling. However, this approach desires new process concepts of microelectronic devices. The aim of this work is the development and optimization of a gentle production process as well as the electrical characterization and comparative evaluation of the fabricated high-k/metal gate MOS devices. The basic idea of the developed production concept is to perform all aggressive process steps as high temperature annealing or etching in a reactive ambient with a dummy structure which will be replaced by the sensitive high-k/ metal gate stack ("gate-last process"). Thus, the initial materials properties of the gate stack can be preserved from the deposition until the device level without process induced damages. In order to achieve a gate-last fabrication process for MOS field effect transistors standard processes has to be modified as well as a set of process modules has to be developed. A layer construction of the dummy structure containing low-temperature deposited poly-silicon with a smooth surface and thermally grown silicon oxide to obtain a low-defect silicon surface after dummy gate removal is the best solution. A double layer photoresist prevents boron penetration into the poly-silicon layer of the dummy gate due to doping the active areas of a p-channel MOS field effect transistor. As a result the etch rate of poly-silicon can be unified over the substrate. Chemical mechanical planarization ("CMP") of a silicon oxide layer is the key technology of the gate-last process and enables an exact coverage of shape and position of the dummy structure and the high-k/ metal gate stack. In this work the effect of CMP process parameters, polishing agents, polish pads, post-CMP cleaning and chip layout on the properties of the planarized layers is observed and an accurate method of CMP endpoint detection is developed. A two-step planarization process based on a high- and a low-selectivity polishing agent shows the best results because it combines the advantages and gate out the disadvantages of the used polishing agents. The properties of the planarized layers can be optimized by filling in supporting dummy structures into the chip layout. To fabricate the metal electrode suitable metals are identified and a chemical mechanical planarization process is developed. The possibility of integrating metal and metal alloys which cannot be polished due to the absence of a suitable polishing agent is demonstrated with the fabrication of titanium nitride (TiN) electrodes. Due to high chemical stability and the possibility to adapt the work function for an application in both n-channel and p-channel-MOSFET titanium nitride is the best choice as a metal gate electrode material. Tungsten layers are found to be thermally and chemically unstable in particular on hafnium oxide (HfO2) and zirconium oxide (ZrO2) layers. To be able to fabricate integrated CMOS circuits in a gate-last process different isolation techniques are evaluated. Well-known techniques as shallow trench isolation or LOCOS isolation are found not to fulfill the requirements of the gate-last process as a planar surface of the substrate. Thus, the guard ring isolation is preferred. The complexity of the fabrication process of a gate-last MOS capacitor can be reduced by 60 % compared to a MOSFET by using an image reversal resist. So this method is suitable for a diversified material screening. The scalability of the gate-last process is demonstrated in producing gate trenches in the order of 100 nm by using e-beam lithography. The layers properties of a high-k dielectric grown in these fine structures are observed. The functionality of the developed gate-last process is demonstrated in fabricating fully functional MOS devices and circuits with rare earth oxide (gadolinium oxide (Gd2O3), lanthanum oxide (La2O3)) and amorphous (hafnium oxide (HfO2), zirconium oxide (ZrO2)) high-k dielectrics as well as tungsten (W), tungsten-titanium (W-Ti), titanium nitride (TiN), aluminum (Al) and platinum (Pt) gate electrodes. The electrical thickness CET of the observed layers is 0.8-4.2 nm with a permittivity of kr=9.6-15 which is 2.5-4 time higher compared to the permittivity of silicon oxide. Crystalline Gd2O3 layers show the highest permittivity kr=14-15 due to their chemical stability on a silicon substrate and the absence of a lower-k interfacial layer compared to amorphous high-k dielectrics. The leakage current of the devices with high-k gate dielectrics is 2-5 orders of magnitude less compared to silicon oxide reference devices with an electrical equivalent oxide thickness. All high-k materials do not show a high temperature stability for T>800 °C. Atomic Force Microscopy clearly shows a transition from an amorphous to a high conductive poly-crystalline state of ZrO2 and HfO2 layer. The effect of process induced charging due to dry etching is demonstrated on Gd2O3 films. The charge trapping mechanism at defects in the oxide is found to be hole-based in Gd2O3 und electron-based in HfO2 and ZrO2 dielectrics. The interface state density is determined by conductance and charge-pumping method, respectively, in the order of Dit=0.2-7 1E12 cm-2eV-1 and depends on the high-k deposition technique and the gate electrode material. Trap-assisted tunneling is found to be the dominant conduction mechanism in dielectrics with a high defect density where as Fowler-Nordheim and direct tunneling dominates in dielectrics with a low defect density. The influence of dielectric soft breakdown on the slope of the Weibull plot is shown at the example of ZrO2 dielectrics. Measurements of the time dependent dielectric breakdown behavior of amorphous HfO2, ZrO2 and crystalline Gd2O3 layers enables an extrapolation of a maximum operation voltage VG,MAX>2 V for a given characteristic lifetime of ten years. MOSFETs with Gd2O3 dielectric and TiN electrode has a subtreshold slope of Sl>94 mV/dec, an On/Off ratio of 106 and effective carrier mobilities µn=110 cm2/Vs and µp=50 cm2/Vs, respectively. Pulsed-IV measurements show a improved transistor behavior. The Gd2O3-based ring oscillator with 21 stages has a eigenfrequency of f =1.24 MHz.English
Uncontrolled Keywords: MOS, High-k Dielektrikum, Metall-Elektrode, Gate-Last-Prozess, Chemisch-mechanisches Planarisieren (CMP)
Alternative keywords:
Alternative keywordsLanguage
MOS, High-k Dielektrikum, Metall-Elektrode, Gate-Last-Prozess, Chemisch-mechanisches Planarisieren (CMP)German
MOS, high-k dielectric, metal gate electrode, gate-last process, chemical mechanical planarization (CMP)English
Classification DDC: 500 Naturwissenschaften und Mathematik > 530 Physik
600 Technik, Medizin, angewandte Wissenschaften > 620 Ingenieurwissenschaften
Divisions: Fachbereich Elektrotechnik und Informationstechnik > Institut für Halbleitertechnik und Nanoelektronik
Date Deposited: 25 Mar 2011 11:06
Last Modified: 07 Dec 2012 11:59
URN: urn:nbn:de:tuda-tuprints-25017
License: Creative Commons: Attribution-Noncommercial-No Derivative Works 3.0
Referees: Schwalke, Prof. Dr. Udo and Osten, Prof. Dr. Hans Jörg
Refereed: 21 March 2011
URI: http://tuprints.ulb.tu-darmstadt.de/id/eprint/2501
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