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Simulation und vergleichende elektrische Bewertung von planaren und 3D-MOS-Strukturen mit high-k Gate-Dielektrika

Zaunert, Florian :
Simulation und vergleichende elektrische Bewertung von planaren und 3D-MOS-Strukturen mit high-k Gate-Dielektrika.
TU Darmstadt
[Ph.D. Thesis], (2009)

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Item Type: Ph.D. Thesis
Title: Simulation und vergleichende elektrische Bewertung von planaren und 3D-MOS-Strukturen mit high-k Gate-Dielektrika
Language: German
Abstract:

Die Ziele dieser Arbeit waren die Computermodellierung und simulative Bewertung von elektrisch gemessenen MOS-Bauelementen mit kristallinen high-k-Dielektrika. Mit Hilfe der Computermodelle sollten die Messergebnisse dieser neuartigen Bauelemente überprüft werden, da diese am IHT erstmalig gefertigt wurden und noch keine Erfahrungen mit vergleichbaren Bauelementen aus der Industrie verfügbar waren. Das Verständnis des Bauelementverhaltens konnte durch die Nachbildung als Computermodell vertieft werden, da die Modelle durch physikalische Parameter wie Ladungsträgerbeweglichkeit oder Grenzflächenzustandsdichten an die elektrisch gemessenen Bauelemente angepasst werden können und Aussagen über die tatsächliche Größe dieser Parameter möglich machen. Im Rahmen der vorliegenden Dissertation wurden elektrische Messungen an MOSFETs mit kristallinen high-k Gatedielektrika und Metall-Gatelektroden durchgeführt und die Bauelemente charakterisiert und mit Referenzbauelementen verglichen. Die untersuchten Bauelemente wurden innerhalb von anderen Forschungsvorhaben am Institut für Halbleitertechnik und Nanoelektronik entwickelt und prozessiert. Mit diesen experimentellen Daten wurden Computermodelle für Prozesssimulationen angepasst und durch elektrische Simulationen die Übereinstimmung der Parameter mit den realen Bauelementen verifiziert. In Kapitel 5 dieser Arbeit sind die Ergebnisse und Kennlinien dieser Bauelemente im Detail beschrieben. Die untersuchten Transistoren besitzen eine relativ große Gatelänge von Lgate=4μm und werden daher nicht durch Kurzkanaleffekte beeinträchtigt. Spezielles Augenmerk wurde bei der elektrischen Simulation auf die Beweglichkeit der Ladungsträger im Kanal gelegt, da die Beweglichkeit bei den elektrisch gemessenen Bauelementen durch verschiedene Effekte beeinflusst wird. Anhand der Unterschwellenkennlinien wurden verschiedene Faktoren identifiziert, die die Ladungsträgerbeweglichkeit herabsetzen, wie Grenzflächenzustände, Oxidladungen und die Rauhigkeit der Grenzfläche selbst. Aufgrund dieser Erkenntnisse können Verbesserungsansätze für zukünftige Prozesse abgeleitet werden. Strukturdefekte aufgrund mechanischen Stresses während des Gate-Last-Herstellungsprozesses können mit Hilfe der durchgeführten Stressanalysen nahezu ausgeschlossen werden und sind demnach nicht ursächlich für die verringerte Ladungsträgerbeweglichkeit. Das zu Grunde liegende Prinzip des Gate-Last-Prozesses ist somit eine erfolgreiche Methode, kristalline high- k-Dielektrika in den CMOS-Prozess zu integrieren. In nachfolgenden Simulationen wurden die mechanischen Spannungen untersucht, die während des Herstellungsprozesses auftreten oder nach Fertigstellung in den Bauelementen vorhanden sind und die Auswirkungen auf das Bauelementverhalten dargestellt. Zur Computermodellierung der auftretenden mechanischen Spannungen wurde auf Messdaten aus früheren Schichtabscheideprozessen zurückgegriffen, die mechanische Spannungen in Nitrid- und Oxidschichten auf Silizium untersuchen. Durch die Simulationsergebnisse konnte weitgehend ausgeschlossen werden, dass die im Bauelement oder während des Prozesse auftretenden mechanischen Spannungen die Ladungsträgerbeweglichkeit signifikant negativ beeinflussen. Mit den vorliegenden Ergebnissen wurden dann Aussagen über skalierte Bauelemente gemacht und die resultierenden Prozessparameter beschrieben, die für die Herstellung nötig sind. Außerdem wurden anhand von Eingangs- und Ausgangskennlinien kritische Punkte und Probleme im Bauelementverhalten aufgezeigt, die im Zusammenhang mit der Skalierung auftreten. Eine mögliche Verbesserung des Gate-Last-Prozesses wurde vorgeschlagen, konnte aber aufgrund des begrenzten Zeitrahmens innerhalb dieser Arbeit nicht mehr zu Ende geführt werden. Die Untersuchungen der Wafer mit SiO2-Pufferschicht können zu einem besseren Verständnis des Einflusses der Nitridabscheidung auf das darunter liegende aktive Siliziumgebiet und damit der Beweglichkeit der Ladungsträger führen. Kapitel 6 überträgt die gewonnenen Ergebnisse der MOSFETs mit kristallinen high-k Gatedielektrika und Metall-Gateelektroden auf dreidimensionale FinFET-Strukturen. Da FinFETs gerade bei kurzen Gatelängen eine bessere Kontrolle über das aktive Gebiet eines Feldeffekttransistors erlauben, wurde die Kombination aus FinFET-Struktur und den alternativen Materialien untersucht, um das gemeinsame Verbesserungspotenzial zu erforschen. Die Vorteile dieser Bauelemente gegenüber konventionellen MOSFETs wurde ermittelt und vergleichend dargestellt. Dabei wurden zunächst FinFETs mit Gatelängen von 200nm bis 50nm untersucht und schließlich Bauelemente mit extrem kurzen Gates bis hinab zu Lgate=10nm. Der Einfluss der Finnenbreite wurde ebenfalls durch Simulationen von FinFETs mit Finnenbreiten von Wfin=100nm bis Wfin=10nm betrachtet, wobei die Bauelemente mit schmaleren Finnen bessere Charakteristiken aufwiesen. Abschließend wurden sogenannte Schottky-FinFETs modelliert, ein Bauelementkonzept, bei dem die Source-/Draindotierungen durch Herausätzen des Materials und anschließende Auffüllung mit Metall ersetzt wurden, um so dem Problem der Dotierstoffdiffusion bei sehr kurzen Kanälen zu begegnen. Die entstehenden Schottky-Übergänge verändern die konventionelle Charakteristik des FinFETs, da die zusätzlich Potentialbarrieren aufgrund der Unterschiede zwischen den Energieniveaus von Halbleiter und verwendetem Metall vorhanden sind. Aus einer anderen Arbeit am Institut für Halbleitertechnik und Nanoelektronik standen prozesstechnische Daten und elektrische Messergebnisse zur Verfügung, die zur Parametrierung der Simulationsmodelle verwendet wurden und als Vergleich dienten. Durch die Simulationen wurde zunächst die Abhängigkeit des Bauteilverhaltens von der Austrittsarbeit der Gateelektrode gezeigt, die je nach verwendetem Metall zwischen 3.7 und 5.3eV liegen kann. Die Austrittsarbeit der Metalle der Source- und Draingebiete hingegen hat Auswirkungen auf die Injektionsfähigkeit von Elektronen und Löchern in das Halbleitergebiet und muss entsprechend gewählt werden, wie nachfolgende Simulationen veranschaulichen. Durch Computersimulationen wurden bestehende Konzepte von MOS-Bauelementen untersucht und mit Bauelementen mit alternativen Materialien oder Strukturen wie FinFETs verglichen. Es wurde gezeigt, dass reale Bauelemente mit Simulationsmodellen hinreichend genau beschrieben werden können und Voraussagen für skalierte Bauelemente getroffen werden können. Bestehende Probleme wie verminderte Ladungsträgerbeweglichkeit wurden auf ihre Ursachen hin untersucht und die Verbesserungspotentiale bewertet. Die Simulationsmodelle ermöglichen einen Vergleich der elektrisch gemessenen Bauelemente mit idealen Modellen, die die theoretisch erreichbaren Eigenschaften der Transistoren widerspiegeln. Damit kann eine Aussage gemacht werden, ob die betrachtete Technologie das Potenzial hat, eine Verbesserung gegenüber der bisherigen Technologie zu erreichen. Die vorgestellten Simulationstechniken eröffnen Möglichkeiten der Modellierung von völlig neuen Halbleiterbauelementen, wie zum Beispiel dem Schottky-FinFET, der noch genauerer Erforschung bedarf, als es in dieser Arbeit möglich war. Auch die Entwicklung der Halbleitertechnologie zu dreidimensionalen Strukturen mit extrem kurzen Gatelängen ist ein Feld, auf dem die Simulationstechniken gerade bei Abmessungen unter 10nm momentan noch an ihre Grenzen stößt, die aber gerade durch Computersimulationen weitreichend untersucht werden könnten, da die Herstellung solcher Strukturen extrem schwierig und teuer ist. Bei den betrachteten Gate-Last-MOSFETs hat es sich bestätigt, dass diese, am IHT entwickelte, Prozesstechnik zukunftsweisend ist, da mittlerweile auch ein großer Hersteller wie Intel Schaltungen in Gate-Last-Technik erfolgreich produziert. Die Verwendung von high-k-Materialien als Dielektrikum ist die einzige Alternative, um die Probleme mit Leckströmen bei fortschreitender Skalierung der Bauelemente in den Griff zu bekommen. Die MOSFETs mit kristallinen high-k-Dielektrika besitzen dabei ein höheres Skalierungspotential, als Bauelemente mit amorphen Materialien, da diese aufgrund der Notwendigkeit einer Pufferschicht ihr Potential nicht voll ausschöpfen können.

Alternative Abstract:
Alternative AbstractLanguage
The objectives of this thesis include computer modeling and evaluation of electrically measured MOS-devices with crystalline high-k dielectrics. With help of these computer models measurement results of these novel devices could be verified. These prototype devices were fabricated at the IHT for the first time ever and no experience with similar industrial devices was available. The comprehension of the device characteristics could be deepened by simulating the devices as computer models. Physical parameters as charge carrier mobility and density of interface traps were adapted to the electrical measurements of the devices enabling conclusions about the actual values of these parameters. Whitin the scope of the instant dissertation electrical measurements were performed on MOSFETs with crystalline high-k gate dielectrics and metal gate electrodes. The high-k devices were characterized and compared with reference devices which contained conventional silicon dioxide dielectrics. The devices examined were developed and fabricated at the Institute for Semiconductor Technology and Nanoelectronics in the course of other research projects. With these experimental data computer models were adapted to the fabrication processes. Through device simulations the consistence of the simulation parameters with real device parameters could be proofed. Chapter 5 of this thesis covers the results and characteristic curves of these devices in detail. The transistors explored exhibit a relatively large gate length of about Lgate=4μm and are not affected by short channel effects. Special attention was paid for the carrier mobility of the channel charge carriers when doing electrical simulations, because of several effects which have an impact on carrier mobility. With the help of the subthreshold characteristics different factors could be identified for the degradation of charge carrier mobility, as interface traps, oxide charges and the harshness of the interface by itself. Due to these insights basic approaches to improvements for future processes could be diverted. Structural defects because of mechanical stresses during the gate-last fabrication process could be eliminated as reason for the degeneration of the charge carrier mobility by conducted stress analyses. The underlying principle of the gate-last processs therefore is a promising method to integrate crystalline high-k dielectrics into the CMOS process. In subsequent simulations the mechanical stresses during the fabrication process and in the finished devices were investigated and described in relation to the device performance. For the modeling of the mechanical stresses measurement data from former layer coating processes were utilized. The simulation results showed no correlation between mechanical stress introduced by the fabrication process and the degradation of charge carrier mobility. With the available simulation results predications were made about devices with scaled dimensions and the resulting process parameters for fabricating these devices. Also input and output characteristics were analyzed regarding critical device behavior in conjunction with scaling. A possible improvement of the gate-last process was suggested, but could not be brought to a termination, because of the finite time frame of this work. The examinations of wafers with SiO2-buffer layer could lead to a better understanding of the impact of the nitride layer deposition on the active channel region and so on the charge carrier mobility. Chapter 6 tranfers the obtained results of the simulated MOSFETs with crystalline high-k gate dielectrics and metal gate electrodes to three-dimensional FinFET structures. As FinFETs allow better gate control over the active region of a field effect transistor right at short gate lengths, the combination of the FinFET structure and alternative materials was studied, to explore the collective potential of improvement. The advantages of these devices compared to conventional MOSFETs were determined and presented comparatively. In doing so FinFETs with gate lengths of 200nm down to 50nm were examined. Ultimately FinFET devices with extreme short gate length down to Lgate=10nm were investigated. The influence of fin width was regarded by simulations of FinFETs with fin widths from Wfin=100nm down to Wfin=10nm, whereas the devices with narrow fins feature better characteristic curves. At last Schottky-FinFETs were modeled as a device concept, where the source/drain regions are substituted by metal to counteract the dopant diffusion out of the source/drain regions into the channel region at very short channel lengths. The resulting Schottky-junctions alter the conventional characteristics of FinFETs, due to additional potential barriers resulting from the energy differences between semiconductor and metal. From another work at the Institute of Semicondutor Technology and Nanoelectronics procedural data and electrical measurements were available, which were used to parameterize the simulation models of the Schottky-barrier FinFETs. By simulations the dependency of the device characteristics on the gate work function could be shown, which is located in between 3.7 and 5.3eV depending on the metal. The metal work funtion of the source- and drain regions has an implication on the injection capability of electrons and holes into the semiconducting region and has to be chosen appropriately as exemplified by simulation. Existing concepts of MOS devices were investigated by computer simulation and compared to devices with alternative materials and structures like FinFETs. It could be shown, that real devices could be described in an adequate way by simulation models. Predictions can be done for scaled devices using these simulation models. Present problems like reduced charge carrier mobility were investigated and the improvement potentials were evaluated. The simulation models facilitate a comparison of the electrically measured devices to ideal models, which represent the theoretically feasible device characteristics. For this reason there can be given a statement if the regarded technology has the potential to achieve an improvement compared to the previous technology. The presented simulation technologies open up options of modeling completely new semiconductor devices, as the Schottky-barrier FinFET, which deserves a more intense study as was possible in this work. Also the development of three-dimensional structures with extreme short gate lengths is a big challenge for simulation programs because of their limitation at distances below 10nm. Just this devices could be investigated utilizing simulation techniques, because fabrication of these scaled structures is extremely complex and expensive. The regarded gate-last MOSFETs show, that the process technology, which was developed at the IHT meets the future requirements. In the meantime big industrial manufacturers like Intel fabricate integrated circuits using gate-last technique. The deployment of high-k materials as gate dielectric is the only way, to solve the problems of gate leakage currents when advancing device scaling. MOSFETs with crystalline high-k dielectrics feature a higher scaling potential as devices with amorphous high-k materials, because of their need of a buffer layer, which reduces their scaling potential.English
Classification DDC: 600 Technik, Medizin, angewandte Wissenschaften > 620 Ingenieurwissenschaften
Divisions: Fachbereich Elektrotechnik und Informationstechnik > Institut für Halbleitertechnik und Nanoelektronik
Date Deposited: 09 Dec 2009 12:54
Last Modified: 07 Dec 2012 11:56
URN: urn:nbn:de:tuda-tuprints-19784
License: Simple publication rights for ULB
Referees: Mathis, Prof. Dr. Wolfgang and Hofmann, Prof. Dr. Klaus
Refereed: 23 November 2009
URI: http://tuprints.ulb.tu-darmstadt.de/id/eprint/1978
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