Communication Infrastructure Modeling of Many-Core Architectures

Many-core architectures are becoming a standard design alternative for embedded systems. The force that is driving to this direction is the contradiction that improving the battery lifetime of a chip requires a reduction of the power consumption, but improving the performance of a chip by increasing the clock frequency increases the power consumption. As there is no solution for this problem, the alternative is to introduce several cores to a chip and make them work in parallel. However, going from single-core to many-core architectures is not straightforward and this is the main concern of this thesis. It requires both new programming methodologies for using multiple cores in parallel and an efficient communication infrastructure to interconnect these cores. A monitoring system connected to the communication infrastructure is also recommended to provide feedback to dynamic task mapping and task migration algorithms. This thesis contemplates the following issues related to many-core architectures: creation of a many-core architecture model with emphasis on the communication infrastructure, modeling of applications over the many-core architecture model, support for a heterogeneous many-core architecture model, implementation of task mapping and migration algorithms, implementation of monitoring systems, and two different designs of a dual-layer Network-on-Chip that provides Quality-of-Service.

So genannte "Many-Core"-Architekturen stellen für eingebettete Systeme den neuesten Stand der Technik dar und werden schon bald Standardlösungen darstellen. Die Entwicklung dieser Architekturen wurde von der Erkenntnis getrieben, dass es einen unauflösbaren Widerspruch zwischen dem Wunsch nach geringerem Energieverbrauch und dem nach der Steigerung der Rechenleistungen von Ein-Kern-Prozessoren durch Erhöhung der Taktfrequenz gibt. Die Einführung von "Multi-Core"- mit einigen wenigen und schließlich "Many-Core"-Architekturen mit zahlreichenen parallel arbeitenden Rechenkernen ist der einzige Weg, die Rechenleistung von Prozessoren weiter zu steigern. Der Übergang von Ein-Kern- auf Mehr-Kern-Architekturen ist keineswegs trivial. Die vorliegende Arbeit befasst sich daher mit einigen der bei diesem Übergang auftretenden Herausforderungen: Eine neue Programmiermethodik ist zur Ausnutzung mehrerer parallel arbeitender Rechenkerne ebenso erforderlich wie eine effiziente Infrastruktur zur Kommunikation zwischen denselben. Die Messung bestimmter Zustandsvariablen der Kommunikationsinfrastruktur hilft dabei, zur Laufzeit einen Lastausgleich zwischen den einzelnen Kernen durchzuführen. Die vorliegende Arbeit behandelt die Modellierung von Mehr-Kern-Architekturen, wobei der Kommunikationsinfrastruktur besondere Aufmerksamkeit zuteil wird und heterogene Architekturen ausdrücklich unterstützt werden, die Modellierung von Anwendungen für Mehr-Kern-Architekturen, Algorithmen für die Zuordnung neuer Prozesse zu Rechenkernen ("task mapping") und für die Migration laufender Prozesse ("task migration"), die Implementierung eines Kontrollsystems für das Kommunikationsnetzwerk sowie zwei verschiedene mögliche Architekturen eines On- Chip-Netzwerks mit zwei Ebenen mit Dienstgütegarantie.