Heutzutage kann man in dem Entwurf moderner System-On-Chips zwei wesentliche Beobachtungen anstellen: Zum einen führt die zunehmende Systemkomplexität zu einem steilen Anstieg des Datenverkehrs der Busarchitekturen auf dem Chip. Zum anderen bewirkt die Technologieskalierung, dass Verbindungsleitungen immer dünner und somit Laufzeitverzögerungen immer größ er werden. Diese beiden Nebeneffekte deuten darauf hin, dass der Entwurf von on-chip Datenbusarchitekturen auf dem Chip eine immer größ er werdende Herausforderung für Systemdesigner wird. Das Ziel dieser Arbeit ist daher, Algorithmen zur Synthese von energieeffizienten on-chip Datenbussen zu entwickeln. Durch die Optimierung der Anzahl der Busse, der Busbreite und der Betriebsspannungen sind diese Algorithmen in der Lage, sowohl die Chipfläche als auch die Leistungsaufnahme der Datenbusse zu verringern. Eine der Annahmen, die für die Synthese gemacht werden, ist, dass das betreffende System bereits vollständig partitioniert worden ist und diese Partitionen auf geeignete Module eines Multiprozessor System-on-Chips (MPSoC) abgbildet worden sind. Basierend auf diesen Modulen wird ein Task-Graph erstellt, der den Datenverkehr zwischen den on-chip Modulen modelliert. Die Problemformulierung des Syntheseverfahrens wird unterteilt in Scheduling, Allocation und Binding. Eine korrekte Formulierung dieser Probleme kann dann mit Hilfe von Optimierungswerkzeugen gelöst werden, welche die optimale Anzahl von Bussen und deren Breite bestimmen. Aufgrund der fortlaufenden Skalierung der Bauelemente und Verbindungsleitungen kann eine immer größ ere Anzahl an Transistoren auf dem Chip integriert werden. Dies führt zu einer Zunahme der Leistungsaufnahme pro Flächeneinheit, was wiederum eine verminderte Gerätezuverlässigkeit und Systemperformanz zur Folge hat. Es ist daher wesentlich, die Leistungsaufnahme während der Bussynthese zu berücksichtigen. Eine der Hauptbeiträge dieser Arbeit ist die Entwicklung eines Verfahrens, das eine gleichzeitige Datenbussynthese und Spannungsskalierung zulässt und dabei einen Kompromiss zwischen Kosten (d.h. Anzahl und Breite) für die Busstruktur und der Leistungsaufnahme eingeht. Die unbenutzte Zeit zwischen Kommunikationsaufgaben wird dabei genutzt, um den Bus zu teilen und die Betriebsspannungen herunterzuregeln. Da die Technik der kontinuierlichen Spannungsskalierung eine ideale Charakteristik für die Leistungsaufnahme erzeugt, kann sie nicht für den Digitalentwurf mit aufwendigen Spannungsreglern eingesetzt werden. Um dieses Problem zu umgehen, wird ein heuristisches Verfahren für die diskrete Spannungsregelung entwickelt, das in polynomialer Zeitkomplexität durchgeführt werden kann. In einem echtzeit-eingebettetem System ist der zu übertragende Datenverkehr zwischen on-chip Modulen aufgrund der Vielfalt der Anwendungen nicht konstant. Des weiteren wird der Einfluss von Prozessparametervariationen auf die Systemperformanz mit zunehmender Technologieskalierung immer stärker. Um die Effekte, die von dem variablen Datenvolumen und der Prozessparametervariationen herrühren, zu integrieren, wird in dieser Arbeit ein erweitertes Verfahren für die Bussynthese vorgeschlagen. Das erweiterte Verfahren führt die gleichzeite Bussysnthese und Spannungsskalierung aus, allerdings unter Berücksichtung des variablen Datenvolumens und der zufälligen Prozessvariationen im worst-case Fall. Simulationen, die anhand von einem automatisch erzeugten Benchmark und einer realen Anwendung durchgeführt wurden, zeigen, dass eine intelligente Spannungsregelung während der Bussynthese sowohl die dynamische Leistungsaufnahme und die Leistungsaufnahme aufgrund von Leckströmen verringert als auch die Auswirkungen von Prozesstoleranzen mildert.