Der Erfolg der Mikroelektronik über die letzten 30 Jahre ist zu einem grossen Teil auf die Skalierung der Bauelemente zurück zu führen, die dem Moore’schen Gesetz folgt und auch die Leistungsfähigkeit erhöht hat. Die Fortschritte wurden durch die einzigartigen Eigenschaften von SiO2 erzielt, das durch thermische Oxidation aufgewachsen wird, und zusätzlich durch die Verwendung von Polysiliziumgate-Technologien, die Aluminiumgates abgelöst und self-aligned gates möglich gemacht haben. Die starke Skalierung von komplementären Metall-Oxid-Halbleiter (Complementary Metal Oxide Semiconductor, CMOS)-Bauelementen treibt die SiO2-basierten Gatedielektrika an ihre physikalischen Grenzen, wie in der International Technology Roadmap for Semiconductors (ITRS) festgestellt wird. Die Skalierung der Bauelementedimensionen, inbesondere der Gateoxidedicke zu ihrer physikalischen Grenze hin erfordert neue gate stack Technologien, bei denen zum Beispiel konventionelles SiO2 durch ein high-K Material (d.h. Material mit hoher Dielektrizitätskonstante) ersetzt wird. Die Verwendung von high-K Materialien erlaubt die Skalierung der äquivalenten Oxiddicke (equivalent oxide thickness, EOT) in den Subnanometerbereich, während die physikalische Dicke viel grösser ist. Der Einsatz von high-K-Materialien mit einer EOT im Subnanometerbereich führt allerdings zu einer verringerten Leistungsfähigkeit (performance) und der nicht-idealen Gateelektrode aus Polysislizium. Die vorliegende Arbeit behandelt diese Probleme der Leistungsminderung bei CMOS-Bauelementen und diskutiert mögliche Verbesserungsansätze. Betrachtet man die spannungsbedingungen eines CMOS-Baulelementes,so liegt an einem n+- Polysiliziumgate eines n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistors (NMOSFET) eine positive Spannung an, während an einem p+-Polysiliziumgate eines p-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistors (PMOSFET) eine negative Spannung anliegt. Dadurch bildet sich eine Verarmungsschicht an der Grenzfläche von Gateelektrode und Gateoxid. Dieser Gateverarmungseffekt, der Polygate-Verarmung genannt wird, erzeugt eine Kapazität, die mit der Gateoxidkapazität in Reihe geschaltet ist. Die Polygateverarmungs-Kapazität führt zu einer verminderten Leistungsfähigkeit des Bauelements. Im Bereich dicker Oxide, wo das Gateoxid dicker als 10nm ist, können Gateverarmungseffekte vernachlässigt werden, da der Beitrag der Polygateverarmungs-Kapazität gegenüber der Gateoxidkapazität klein ist. In Dünnoxidsystemen jedoch, wo die Gateoxiddicke 4nm und kleiner ist, kann der Polygateverarmungs-Effekt nicht vernachlässigt werden. Trotzdem können entartet dotierte Gateelektroden verwendet werden, um die Polygateverarmungs-Kapazität zu unterdrücken, indem die Dicke der Verarmungsschicht an der Grenzfläche von Gateelektrode und Gateoxid verringert wird. In Verbindung mit dünnen Gateoxiden erlauben diese hochdotierten Gateelektroden die Diffusion der Dotieratome durch das Gateoxid und verändern so das Dotierprofil sowohl in der Gateelektrode als auch im Substrat. In Ultradünnoxid-Systemen mit einer EOT von weniger als 2nm sind Polygateverarmungs-Effekte unvermeidlich, auch wenn das Gate sehr hoch dotiert ist. Das verarmte Polygate enthält parasitäre Ladungen aufgrund von ionisierten Dotierstoffatomen, und die parasitäre Ladungsdichte nimmt mit steigender Dotierung zu. Die parasitären Gateladungen wirken als Ladungszentren im Gate, an denen die Ladungsträger im Kanal gestreut werden und somit die Leistungsfähigkeit des Bauelements verringern. Dieser Effekt wird ”Remote Coulomb Scattering (RCS)” genannt. Um den Effekt des RCS zu verringern, sollte die parasitäre Gateladungsdichte reduziert werden, indem die Gatedotierkonzentration verringert wird. Damit wird klar, dass einer der beiden Effekte Polygate-Verarmung und/oder RCS in konventionell dotierten Poly-Gate-CMOSBauelementen unvermeidbar ist. Um sowohl Polygate-Verarmung als auch RCS zu reduzieren, sollte die Gateverarmung vollständig vermieden werden. Metall-Gates stellen einen möglichen Lösungsweg dar, aber die Integration von Metall-Gates ist schwierig. In der vorliegenden Arbeit wird ein alternatives Gatedotierungs-Schema vorgestellt, um Gateverarmungeffekte zu verringern, nämlich invers dotierte Gates. Mit invers dotierten Gates wird die Polygate-Verarmung selektiv unterdrückt, wenn das Bauelement angeschaltet ist. Das Gate in konventionellen CMOS-Bauelementen ist im Allgemeinen vom selben Typ wie Source und Drain, d.h. ein NMOSFET hat ein n-Gate, während ein PMOSFET ein p-Gate hat. In dem alternativen Gatedotierungs-Schema wird das n-Gate des NMOSFET durch ein p-Gate ersetzt, und umgekehrt für den PMOSFET. Folglich ist das Gate in Akkumulation, wenn das Bauelement eingeschaltet wird, sodass die Gatekapazität dem maximal erreichbaren Wert der Oxidkapazität entspricht. Die Leistungsfähigkeit des Bauelements ist dementsprechend verbessert. Das Konzept der alternativen Gatedotierung wurde durch die Herstellung geeigneter Strukturen verifiziert. Ausführliche Simulationsarbeiten dienten zur Untersuchung der alternativen Gatedotierung. Weiter führende Studien zeigten, dass dieses Konzept sich auch auf Halbleiter-auf-Isolator (Silicon on Insulator, SOI)-Bauelemente anwenden lässt. Die Simulationsergebnisse zeigten, dass die Leistungsfähigkeit der Bauelemente deutlich verbessert werden kann und Polygates somit sogar im Bereich von Gatelängen von unter 100nm benutzt werden können.