Seit der Erfindung der integrierten Schaltung in den 1960er Jahren wird die Skalierung elektronischer Bauelemente dem Postulat von Moore folgend immer weiter vorangetrieben. Die Skalierung des wichtigsten Bauelements der Mikro- und Nanoelektronik, des Metall–Oxid–Halbleiter-Feldeffekt-Transistors (MOSFET), wird dabei in absehbarer Zeit an Grenzen stoßen, da unter anderem durch zunehmende Kurzkanal-Effekte und Leckströme der Zugewinn der Skalierung mehr und mehr reduziert wird. Das ultimative Limit für die Skalierung stellt letztendlich der unterhalb von etwa 5 nm Abstand zwischen Source und Drain einsetzende direkte Tunnelstrom dar. Technologische Hindernisse, Probleme der Zuverlässigkeit und erschwerte Prozessbeherrschbarkeit sowie insbesondere die stets zwingend erforderliche Wirtschaftlichkeit der Technologieerweiterungen verlangsamen zusätzlich die Fortführung der Silizium-basierten Skalierung. Die Entwicklung neuer Ansätze und alternativer Technologien ist daher gefragt. Eine solche Technologie stellt der Kohlenstoffnanoröhren-Feldeffekt-Transistor (CNTFET) dar, der in Form einer Hybrid-Technologie auf Basis von Silizium und Kohlenstoff realisiert werden kann. Der CNTFET ersetzt dabei das Silizium im Bereich des Kanals, also den aktiven, über den Feldeffekt gesteuerte Teil des Transistors, durch halbleitende einwandige Kohlenstoffnanoröhren (SWNTs).

Eine Herstellungstechnologie für CNTFETs ist am Institut für Halbleitertechnik und Nanoelektronik (IHTN) verfügbar. Diese nutzt das in situ-Wachstum von CNTs auf Basis der katalytisch-chemischen Gasphasenabscheidung (CCVD), wobei Methan als Kohlenstoffquelle verwendet wird. Der metallische Aluminium/Nickel-Katalysator wird zuvor durch eine Temperung in Stickstoff-Atmosphäre in nanoskalige Nickel-Cluster und ein dielektrisches Aluminiumoxid transformiert ("sacrificial catalyst"). Source/Drain-Kontakte aus Palladium werden mittels der Lift off-Technik direkt auf die gewachsenen CNTs strukturiert. Die resultierenden Bauelemente zeigen unter Nutzung der Waferrückseite als globale Backgate-Elektrode unipolares p-MOS-Verhalten.

In dieser Arbeit werden auf Basis des vorhandenen Aluminium/Nickel-Katalysators Variationen von Prozessparametern der Temperung und des CCVD-Schritts mit dem Ziel durchgeführt, möglichst viele und möglichst dünne SWNTs zu wachsen. Der Einfluss auf die Cluster-Bildung und das CNT-Wachstum wird durch topologische Untersuchungen mittels Rasterkraftmikroskopie (AFM) bewertet. Dabei können hohe Heizraten der Temperung, eine Cluster-Bildungs-Temperatur von 920°C, die Verwendung von Argon anstelle von Stickstoff als Inertgas und eine Sauerstoff-Plasmabehandlung des Katalysators als zielführend ermittelt werden.

Ein Testchip-Layout und ein modifizierter Katalysator werden im Verlauf der Arbeit eingeführt. Dieser Katalysator nutzt die Atomlagenabscheidung (ALD) zur direkten Herstellung einer Aluminiumoxid-Schicht, die als Untergrund für die Nickel-Schicht dient. Das Testchip-Layout ist in der Größenordnung von Mikrometern gehalten, wobei die vorgesehenen Transistoren nominale Kanalweiten im Bereich von Millimetern aufweisen. Durch die großen Kanalweiten soll eine elektrische Parallelisierung von CNTs ermöglicht werden, um eine Skalierung des On-Stroms der Transistoren zu erreichen.

Auf Basis des neuen Testchip-Layouts, des modifizierten Katalysators und des bekannten CCVD-Prozesses wird auf einem Substrat mit 100 nm Trocken-Oxid eine statistische Untersuchung an über 1.500 Bauelementen durchgeführt. Die untersuchten Transistoren weisen nominale Kanalweiten von 20 µm und 470 µm sowie Längen von 4 µm auf. Diese Untersuchung ergibt eine Korrelation zwischen der nominalen Kanalweite und der Ausbeute an funktionalen Bauelementen bzw. deren Schaltverhalten. Für die große Kanalweite werden hohe Ausbeuten, aber nur geringes Schaltverhalten der Transistoren beobachtet. Für die kleine Kanalweite dagegen wird eine schlechtere Ausbeute erzielt, jedoch weisen die funktionalen Bauelemente ein hohes Schaltverhalten auf. On-Ströme von bis zu 3 µA bei Vds = −500 mV und ein Schaltverhalten mit einem On/Off-Verhältnis von bis zu sieben Größenordnungen können für beide nominalen Kanalweiten beobachtet werden. Hierbei beträgt die geringste ermittelte Unterschwellensteigung 120 mV/dec. Die mit dem neuen Testchip-Layout angestrebte Skalierung des On-Stroms kann derzeit somit bestenfalls eingeschränkt nachgewiesen werden.