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Graphen-Transistoren: Silizium CMOS kompatible Herstellung für Anwendungen in der Nanoelektronik

Wessely, Pia Juliane :
Graphen-Transistoren: Silizium CMOS kompatible Herstellung für Anwendungen in der Nanoelektronik.
Darmstädter Dissertationen, Darmstadt
[Ph.D. Thesis], (2013)

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Item Type: Ph.D. Thesis
Title: Graphen-Transistoren: Silizium CMOS kompatible Herstellung für Anwendungen in der Nanoelektronik
Language: German
Abstract:

Die Mikroelektronik hat sich seit der Entwicklung der ersten integrierten Schaltung in den 1960er Jahren stetig verbessert. Heutzutage ist der Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) das hauptsächlich verwendete Bauelement in digitalen elektronischen Schaltungen. Seit dieser Zeit wurden die Transistoren in jeder Technologiegeneration immer kleiner, die geometrischen Abmessungen wurden lateral und vertikal skaliert. Diese Skalierung ist nur bis zur physikalischen Grenze der Schichtdicken, respektive der minimal möglichen Kanallänge durchführbar. Um diese Technologie weiter nutzen zu können, wurde bislang das Bauelementkonzept modifiziert und mit der Skalierung fortgefahren. Parallel dazu werden neue Silizium basierte Bauelementkonzepte entwickelt, wie beispielsweise FinFETs oder Silizium-Nanodrähte. Auch Kohlenstoff basierte Elektronik ist als möglicher Nachfolger denkbar. In der Forschung konzentriert man sich im Wesentlichen auf Kohlenstoffnanoröhren-FETs (CNTFETs) und Graphen-FETs (GFETs).

Ziel dieser Arbeit ist die Herstellung von Graphen-FETs für Anwendungen in der Nanotechnologie. Die dafür benötigten Graphenschichten wachsen in-situ und transferfrei auf Siliziumdioxid mittels katalytischer chemischer Gasphasenabscheidung (CCVD). Durch geeignete Wahl der Prozessparameter können Graphen-FETs mit einlagigem, zweilagigem oder mehrlagigem Graphen hergestellt werden. Bereits nach dem Wachstumsprozess sind die Graphen-FETs einsatzfähig und direkt mittels des Katalysatorsystems kontaktierbar. Die Anordnung der Schottky-Barrieren gesteuerten Graphen-FETs auf dem Wafer erfolgt mittels konventioneller Lithographietechnik. Abhängig von dem Design der Maske für die Lithografie können derzeit über 2000 GFETs gleichzeitig hergestellt werden. Die Kombination aus AFM-Analyse, REM-Aufnahmen, TEM-Analyse, TEM-Gitterabbildung und Raman-Spektroskopie sowie der typischen Strom-Spannungs-Charakteristik für großflächiges einlagiges Graphen, belegen das Wachstum von Graphen mit dem am IHTN entwickelten Herstellungsprozess für Graphen-FETs eindeutig. Die in dieser Arbeit hergestellten zweilagigen GFETs (BiLGFETs) zeigen ein reines p-Typ Verhalten. Das Ion/Ioff-Verhältnis der BILGFETs von bis zu 1e7 ermöglicht die Verwendung von BiLGFETs für Anwendungen in der Nanotechnologie. Aufgrund der stabilen Hysterese der BiLGFETs können diese als Speicherbauelemente verwendet werden. Gelingt es einen n-Typ BiLGFET herzustellen, können BiLGFETs auch für logische Schaltkreise analog zum CMOS genutzt werden. Da das Ion/Ioff-Verhältnis der BiLGFETs bei Erhöhung von Raumtemperatur auf 200°C nur um etwa eine Größenordnung sinkt, ist es möglich, BiLGFETs für Anwendungen bei höheren Temperaturen einzusetzen und dadurch Energie für die Kühlung der Bauelemente einzusparen, desweiteren ist eine Energieersparnis durch verringerte Leckströme möglich.

Die in dieser Arbeit entwickelten Graphen basierten Bauelemente sind aus Fertigungstechnologischer Sicht einfach herzustellen. Der gesamte Herstellungsprozess ist kompatibel zur Silizium CMOS Technologie. Somit besteht die Möglichkeit, Silizium- und Graphen-Bauelemente in einem hybriden Herstellungsprozess zu realisieren. Dies hat den Vorteil, dass die neuen Graphen-FETs in die bekannte Silizium-Fertigungstechnologie integriert werden können. Gelingt es, die Graphen basierten Bauelementkonzepte weiterzuentwickeln, beispielsweise die hohe Ladungsträgerbeweglichkeit von 1e6 cm²/Vs in idealem einlagigem Graphen auch annähernd in Graphen-FETs zu erreichen, können Graphen-FETs die Nachfolge der heute verwendeten MOSFETs antreten.

Alternative Abstract:
Alternative AbstractLanguage
Since the invention of the first microelectronic circuit in the beginning of the 60's of the last century, the technology was continuously improved. Nowadays the metal-oxide-semiconductor field effect transistor (MOSFET) is the basic building block of most silicon based digital integrated circuits. From there on every following technology generation were shrinked, e.g. the lateral and vertical dimensions were reduced. However, this geometry scaling is only possible unless physical limits of the processed layers are approached. This constrains the minimal possible FETs channel length to a physical minimum. To further follow Moores Law, several modifications are implemented to the original MOSFET design and geometric scaling is still feasible. In order to prevent hitting the atomic scale limit, new device concepts and architectures have to be established. FinFETs or silicon nanowires are such prospects, but moreover carbon based electronic is gaining worldwide interest. Researchers around the world are working on carbon nanotubes (CNTs) as well as on the Nobel-Prize winning graphene and their outstanding electronic properties to enable either CNTFETs or graphene-FETs with high performance. The aim of this work is the mass fabrication of graphene based field-effect transistors for electronic applications in nanoelectronics. The graphene layers needed are grown in-situ in a transfer-free catalytic chemical vapor deposition (CCVD) process directly on silicon dioxide. The skillful selection of process parameters allows the fabrication of single, double or multi-layer graphene FETs (GFETs). The lateral placement of the Schottky-barrier GFETs is performed via well-known lithography as it is used throughout all silicon wafer processing. Directly after growth, the fabricated GFETs are electrically functional and can be electrically characterised via the catalyst metals as contact electrodes. Depending on the used lithography mask, up to 2000 GFETs can be produced in one CCVD run by now. The combination of the structural characterization by SEM, TEM, TEM-lattice analysis and Raman-spectroscopy in combination with the electrical characterization of the in-situ grown graphene is used as proof of concept for the developed fabrication process. The fabricated bilayer graphene FETs (BiLGFETs) exhibit p-type MOSFET behavior. The ON/OFF current-ratio of up to 1e7 of the fabricated BiLGFETs at roomtemperature allows their use in integrated circuits and nanoelectronics respectively. A stable hysteresis of the GFETs enables their use as memory devices without the need of storage capacitors and therefore very high data densities are possible. When n-type GFETs are feasible, GFETs could be used as replacement for conventional CMOS FETs. The small decrease of the ON/OFF current-ratio at temperatures of 200°C of only one order of magnitude makes them ideal candidates for high-temperature applications, where energy of leakage currents and cooling can be saved. The device fabrication process developed during this work is easy from a silicon fabrication technological point of view. The whole fabrication process is fully Si-CMOS compatible, enabling the use of hybrid silicon/graphene electronics. Further research and improvement of the GFETs, in particular making use of its very high charge carrier mobility of 1e6 cm²/Vs in pristine graphene, could allow a smooth change from silicon to carbon electronics. English
Place of Publication: Darmstadt
Publisher: Darmstädter Dissertationen
Classification DDC: 600 Technik, Medizin, angewandte Wissenschaften > 620 Ingenieurwissenschaften
Divisions: 18 Department of Electrical Engineering and Information Technology
18 Department of Electrical Engineering and Information Technology > Institute for Semiconductor Technology and Nano-Electronics
Date Deposited: 31 May 2013 08:37
Last Modified: 31 May 2013 08:37
URN: urn:nbn:de:tuda-tuprints-34358
Referees: Schwalke, Prof. Dr. Udo and Lemme, Prof. Dr. Max
Refereed: 8 May 2013
URI: http://tuprints.ulb.tu-darmstadt.de/id/eprint/3435
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