Der rasante technologische Fortschritt in der Bildsensorik ermöglicht zunehmend detaillierte und hochfrequente Akquisitionen von Bildsequenzen. Dieser Informationsgewinn dient als Grundlage für neue Verfahren in der digitalen Bildverarbeitung, die wiederum höhere Anforderungen an die verarbeitenden Systeme stellen. Hierbei implizieren reine Softwarelösungen ein Maximum an Flexibilität, erfüllen jedoch selten die zugrunde liegenden Echtzeitanforderungen komplexer Applikationen. Im Gegenzug bieten Hardwarelösungen einerseits deutlich höhere Rechenleistungen, sind jedoch andererseits oftmals durch die limitiert zur Verfügung stehenden Ressourcen eingeschränkt. Ein weiteres relevantes Kriterium ist die Anpassungsfähigkeit eines Systems an sich dynamisch verändernde Anforderungen. So ist es in der Bildverarbeitung nicht selten notwendig, auf Variationen von Lichtverhältnissen, der Temperatur oder gar auf komplexere Faktoren, die sich aus der Auswertung von Bildinhalten ergeben, zu reagieren. Im einfachsten Fall kann die Adaption eines Systems durch eine geeignete Parametrierung von Funktionsblöcken vorgenommen werden. Bei tiefergreifenden algorithmischen Änderungen geraten klassische Hardwarearchitekturen, aufgrund ihrer statischen Eigenschaften, schnell an ihre Grenzen, wodurch sich der Zielkonflikt zwischen Leistung und Adaptivität eines Systems manifestiert. Um die Anforderungen moderner Bildverarbeitungsalgorithmen an die Hardware zu eruieren, wurden im Rahmen dieser Arbeit Architekturen für bestehende Verfahren entworfen, sowie neue Algorithmen für diverse Anwendungsbereiche entwickelt. In diesem Zusammenhang werden Methoden zur Parallelisierung von Abläufen präsentiert, die es ermöglichen, Echtzeitanforderungen ressourceneffizient zu erfüllen. Bildverarbeitungsapplikationen setzen sich typischerweise aus Sequenzen eigenständiger und wieder verwendbarer Verarbeitungsmodule zusammen. Das globale Forschungsziel dieser Arbeit liegt in dem Entwurf und der Entwicklung einer zugrunde liegenden Hardwareplattform, die für viele solcher Verarbeitungspipelines eine universelle Lösung darstellt. Auf Seiten der Software abstrahiert ein hierarchisch gegliedertes Design–Automatisierungskonzept den Zugriff auf die Plattform. Der Benutzer greift unter Verwendung einer leicht verständlichen Semantik nach dem Baukastenprinzip auf vorgefertigte IP–Cores zu, um die gewünschte Funktionalität auf oberster Ebene zu definieren. Durch dieses Konzept ist der Entwurf von hardwarebasierten Bildverarbeitungssystemen nicht mehr ausschließlich den Entwicklungsspezialisten vorbehalten, und die Industrie profitiert zugleich von deutlich verkürzten Produkteinführungszeiten. Jedoch ist die Realisierbarkeit solch einer universell einsetzbaren Plattform zunächst prinzipiell durch die beschränkten Logikressourcen begrenzt. Um diese Barriere abzuwenden, werden moderne Technologien herangezogen, die es ermöglichen, die Funktionalität von integrierten Halbleitern während der Laufzeit partiell zu ändern. Durch die dynamische partielle Rekonfiguration wird die Zeitachse als zusätzlicher Freiheitsgrad im Systementwurf gewonnen, so dass unterschiedliche Funktionsblöcke mit zeitlichem Versatz auf identische Logikressourcen abgebildet werden können. Es wird gezeigt, dass sich moderne Field Programmable Gate Arrays (FPGA) aufgrund ihrer Leistungsfähigkeit und ihrer strukturellen Eigenschaften als Zieltechnologie eignen. Unterschiedliche Methoden zur Laufzeitrekonfiguration werden anhand implementierter Fallstudien evaluiert und optimiert. In dem vorgestellten Konzept wird ein Verfahren umgesetzt, wodurch prinzipbedingte zusätzlich auftretende Latenzzeiten durch ein geeignetes Rekonfigurations–Scheduling vermieden werden. Dabei wird der Rekonfigurationsprozess von der Plattform autonom gesteuert. Die Anbindung eines schnellen externen Speichers an das Plattform–FPGA ist notwendig, um Eingangsbilder sowie Verarbeitungsergebnisse von instanziierten IP–Cores zwischenzuspeichern. In dieser Arbeit wird ein innovatives Konzept eines für Bildverarbeitungsalgorithmen optimierten Speichercontrollers vorgestellt. Der hierarchisch konzipierte Speichercontroller gewährt mehreren Clients gleichzeitigen Zugriff auf das RAM und abstrahiert die Verwaltungsschicht des Speichers. Ein neuartiges Schnittstellenkonzept minimiert die Anzahl benötigter Kommunikationsprimitive für dynamisch rekonfigurierbare Clients. Auf diese Weise wird das Design–Routing vereinfacht, und die Anzahl zusätzlicher Laufzeitverzögerungen wird nachweislich reduziert. Die in dieser Arbeit vorgestellten Methoden und Architekturen wurden in Form einer Framegrabberplattform realisiert und anhand einer umfangreichen Fallstudie evaluiert. Es wird gezeigt, dass die Selbstrekonfiguration von FPGAs die industrielle Bildverarbeitung weiterführt, solange die richtigen Abstraktions– und Design–Automatisierungstechniken bereitgestellt werden.