Wie bei fast alle integrierten, digitalen Schaltungen hat auch bei FPGAs die Rechenleistung in den letzten Jahren stetig zugenommen. Sie umfassen immer mehr konfigurierbare Logikblöcke, mehr Speicher und dedizierte Rechenresourcen wie z.B. DSP-Bausteine. FPGAs ermöglichen damit ein sehr hohes Maß an feingranularer Parallelisierung, die mit klassischen SIMD-Prozessoren wie Grafikkarten nicht abgebildet werden kann. Hinzu kommt noch, dass auch die Leistungsaufnahme meist unter der von Grafikkarten liegt und sie damit auch für den Einsatz in eingebetteten Systemen geeignet sind.

Diese enorme Rechenleistung wird allerdings durch deutlich komplexere und anspruchsvollere Entwicklung, sowie durch lange Synthesezeiten erkauft. Ersteres wird inzwischen durch den Einsatz von HLS-Werkzeugen stark vereinfacht. Anstelle von VHDL oder Verilog kommen Hochsprachen wie z.b. C zum Einsatz, die anschließend von den HLS-Compilern in eine Hardwarebeschreibungssprache übersetzt werden. Nichtsdestotrotz sind die langen Synthesezeiten ein Problem für sich häufig ändernde Anwendungen.

Im CONIRAS-Projekt wurden FPGAs für die kontinuierliche Laufzeitverifikation eingesetzt. Hierbei formuliert der Anwender bzw. Tester eine Menge an Annahmen, die ein Programm erfüllen muss oder nicht verletzen darf. Bei der Laufzeitverifikation ist ein interaktiver Arbeitsfluss wichtig, da sich die Annahmen häufig ändern oder weiter präzisiert werden. Um diesen zu erreichen wurden im Projekt eine Reihe von Annahmen aus einer abstrakten Sprache in Graphen umgewandelt und anschließend miteinander überlagert. Erst nach der Überlagerung wird dann ein rekonfigurierbarer Datenpfad generiert, der sich innerhalb von Sekunden an das aktuelle Problem anpassen lässt. Ein Vergleich ergab, dass die Turnaround-Zeiten beim gewählten Ansatz um den Faktor 50 kürzer sind als bei Verwendung von dynamischer partieller Rekonfiguration.

Ein zweiter Grund für die Überlagerung von Graphen vor der Datenpfad-Generierung ist die Reduzierung des Ressourcenverbrauchs. Dies wurde am Beispiel von automatisch erzeugten Hardware-Beschleunigern evaluiert, die von PIRANHA, einem Plugin für den GCC-Compiler, aus C-Code erzeugt wurden. Da die ausgeführte Software nicht mehrere Beschleuniger parallel startet, kann deren Platzverbrauch auf dem FPGA durch die Wiederverwendung von Ressourcen verringert, werden.

Dieses Problem scheint allerdings deutlich vielschichtiger als das der schnellen Rekonfiguration. Die Ergebnisse, die mit dem Überlagerungsansatz erzielt wurden, entsprachen nicht den anfänglichen Erwartungen. Daher wurden verschiedene Verbesserungsmöglichkeiten evaluiert, um eine Analyse des Problems durchzuführen. Aus den dadurch gewonnenen Erkenntnissen lassen sich abschließend Vorschläge zur Modifikation des Ansatzes beziehungsweise neue Ansätze ableiten.