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Accelerating Network Functions using Reconfigurable Hardware. Design and Validation of High Throughput and Low Latency Network Functions at the Access Edge

Kundel, Ralf (2022)
Accelerating Network Functions using Reconfigurable Hardware. Design and Validation of High Throughput and Low Latency Network Functions at the Access Edge.
Technische Universität Darmstadt
doi: 10.26083/tuprints-00022023
Ph.D. Thesis, Primary publication, Publisher's Version

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Item Type: Ph.D. Thesis
Type of entry: Primary publication
Title: Accelerating Network Functions using Reconfigurable Hardware. Design and Validation of High Throughput and Low Latency Network Functions at the Access Edge
Language: English
Referees: Steinmetz, Prof. Dr. Ralf ; Griwodz, Prof. Dr. Carsten ; Koldehofe, Prof. Dr. Boris
Date: 2022
Place of Publication: Darmstadt
Collation: xiii, 184 Seiten
Date of oral examination: 9 August 2022
DOI: 10.26083/tuprints-00022023
Abstract:

Providing Internet access to billions of people worldwide is one of the main technical challenges in the current decade. The Internet access edge connects each residential and mobile subscriber to this network and ensures a certain Quality of Service (QoS). However, the implementation of access edge functionality challenges Internet service providers: First, a good QoS must be provided to the subscribers, for example, high throughput and low latency. Second, the quick rollout of new technologies and functionality demands flexible configuration and programming possibilities of the network components; for example, the support of novel, use-case-specific network protocols. The functionality scope of an Internet access edge requires the use of programming concepts, such as Network Functions Virtualization (NFV). The drawback of NFV-based network functions is a significantly lowered resource efficiency due to the execution as software, commonly resulting in a lowered QoS compared to rigid hardware solutions. The usage of programmable hardware accelerators, named NFV offloading, helps to improve the QoS and flexibility of network function implementations. In this thesis, we design network functions on programmable hardware to improve the QoS and flexibility. First, we introduce the host bypassing concept for improved integration of hardware accelerators in computer systems, for example, in 5G radio access networks. This novel concept bypasses the system’s main memory and enables direct connectivity between the accelerator and network interface card. Our evaluations show an improved throughput and significantly lowered latency jitter for the presented approach. Second, we analyze different programmable hardware technologies for hardware-accelerated Internet subscriber handling, including three P4-programmable platforms and FPGAs. Our results demonstrate that all approaches have excellent performance and are suitable for Internet access creation. We present a fully-fledged User Plane Function (UPF) designed upon these concepts and test it in an end-to-end 5G standalone network as part of this contribution. Third, we analyze and demonstrate the usability of Active Queue Management (AQM) algorithms on programmable hardware as an expansion to the access edge. We show the feasibility of the CoDel AQM algorithm and discuss the challenges and constraints to be considered when limited hardware is used. The results show significant improvements in the QoS when the AQM algorithm is deployed on hardware. Last, we focus on network function benchmarking, which is crucial for understanding the behavior of implementations and their optimization, e.g., Internet access creation. For this, we introduce the load generation and measurement framework P4STA, benefiting from flexible software-based load generation and hardware-assisted measuring. Utilizing programmable network switches, we achieve a nanosecond time accuracy while generating test loads up to the available Ethernet link speed.

Alternative Abstract:
Alternative AbstractLanguage

Eine der größten technischen Herausforderungen der aktuellen Zeit ist die Anbindung von Milliarden Menschen weltweit an das Internet. Die Internet Access Edge verbindet jeden Hausanschluss sowie Mobilfunkteilnehmer mit diesem gigantischen Netzwerk und gewährleistet eine bestimmte Dienstgüte (Quality of Service (QoS)). Das Erreichen angemessener QoS wird für Internetanbieter zunehmend schwieriger, denn moderne Anwendungsfälle benötigen immer niedrigere Latenzzeiten und gleichzeitig höheren Datendurchsatz. Daraus resultiert ein Flexibilisierungsdruck auf die Netzwerkkomponenten an der Access Edge, um die schnelle Adaption von neuen Technologien und Funktionalitäten, wie beispielsweise neuer anwendungs-spezifischer Netzwerkprotokolle, zu gewährleisten. Um dies zu erreichen, sind flexible Programmierkonzepte wie Network Functions Virtualization (NFV) an der Internet Access Edge nötig. Jedoch ist der Nachteil von NFV-basierten Netzwerkfunktionen eine deutlich verschlechterte Ressourcen-Effizienz, da diese als Software-Komponenten ausgeführt werden. In der Konsequenz bieten NFV-basierte Ansätze in der Regel eine deutlich geringere QoS im Vergleich zu starren Hardware-Lösungen. Allerdings kann durch den Einsatz von programmierbaren Hardware-Beschleunigern, auch bekannt als NFV Offloading, die QoS der Netzfunktion deutlich erhöht werden. Diese Arbeit fokussiert sich auf solche programmierbaren Hardware-Beschleuniger und deren Einfluss auf die erreichbare QoS und Flexibilität der Internet Access Edge. Zuerst wird das Host-Bypassing-Konzept eingeführt, welches eine verbesserte Integration von Hardware-Beschleunigern in Computersysteme ermöglicht. Dieser Ansatz hat unter anderem eine hohe Bedeutung für Hardware-Beschleuniger in mobilen 5G-Zugangsnetzwerken. Durch das Host-Bypassing Konzept wird der Hauptspeicher eines Serversystems umgangen und somit eine direkte Verbindung zwischen dem Beschleuniger und der Netzwerkkarte ermöglicht. Die präsentierten Evaluationsergebnisse zeigen einen erhöhten maximalen Datendurchsatz und eine deutlich verringerte Varianz der Latenz im Vergleich zu herkömmlichen Ansätzen. Des Weiteren werden in dieser Arbeit verschiedene programmierbare Hardwaretechnologien für die hardwarebeschleunigte Anbindung von Endgeräten an das Internet untersucht, darunter drei P4-programmierbare Plattformen sowie Field Programmable Gate Arrays (FPGAs). Unsere Ergebnisse zeigen, dass alle untersuchten Ansätze eine sehr gute QoS ermöglichen, alle funktionalen Anforderungen erfüllen und somit für die Anwendung an der Internet Access Edge geeignet sind. In Ergänzung zu der analytischen Evaluation wird eine voll funktionsfähige User Plane Function (UPF) präsentiert, welche in einem 5G-Standalone-Netzwerk mit gewöhnlichen Smartphones getestet wurde. In einem weiteren Anwendungsfall von programmierbaren Hardware-Beschleunigern wird die Nutzbarkeit von Hardware-beschleunigten Active Queue Management (AQM)-Algorithmen untersucht und demonstriert, um höhere Datenraten und niedrigere Latenzen an der Internet Access Edge zu erreichen. Diese Konzepte erweitern die zuvor vorgestellten Ansätze für die Anbindung von Nutzern an das Internet mittels programmierbarer Hardware. Konkret wird die Umsetzbarkeit des CoDel-AQM-Algorithmus gezeigt und die Herausforderungen sowie Einschränkungen diskutiert, die beim Einsatz von Hardware mit nur eingeschränkter Programmierbarkeit zu berücksichtigen sind. Die Evaluationsergebnisse zeigen eine erhebliche Verbesserung der Latenz bei gleichbleibendem Datendurchsatz, wenn der AQM-Algorithmus auf Hardware eingesetzt wird. Der letzte Beitrag dieser Arbeit betrachtet die Leistungsbewertung von Netzwerkfunktionen. Dies ist von hoher Relevanz, um das Verhalten von Netzfunktionen zu verstehen sowie für deren Optimierung. Hierfür wird das Lastgenerator- und Mess-Framework P4STA vorgestellt, welches auf flexibler softwarebasierter Lastgenerierung und hardwareunterstützter Zeitmessung basiert. Durch den Einsatz programmierbarer Netzwerk-Switches wird eine Zeitgenauigkeit im Nanosekundenbereich erreicht, während gleichzeitig Datenraten bis zu der maximal verfügbaren Ethernet-Verbindungsgeschwindigkeit erzeugt werden können.

German
Status: Publisher's Version
URN: urn:nbn:de:tuda-tuprints-220233
Classification DDC: 000 Generalities, computers, information > 004 Computer science
600 Technology, medicine, applied sciences > 620 Engineering and machine engineering
Divisions: 18 Department of Electrical Engineering and Information Technology > Institute of Computer Engineering > Multimedia Communications
Date Deposited: 20 Sep 2022 12:47
Last Modified: 20 Sep 2022 13:56
URI: https://tuprints.ulb.tu-darmstadt.de/id/eprint/22023
PPN: 499541294
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