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Energy Conscious On-Chip Communication Bus Synthesis and Optimization for MPSoC Architectures

Pandey, Sujan :
Energy Conscious On-Chip Communication Bus Synthesis and Optimization for MPSoC Architectures.
[Online-Edition]
TU Darmstadt
[Ph.D. Thesis], (2007)

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Item Type: Ph.D. Thesis
Title: Energy Conscious On-Chip Communication Bus Synthesis and Optimization for MPSoC Architectures
Language: English
Abstract:

Two major trends can be observed in modern system-on-chip design: first the growing trend in system complexity results in a sharp increase of communication traffic on the on-chip communication bus architectures. The second trend in technology scaling indicates that the wires are getting thinner and results in increment of wire delay. These trends, taken together, designing on-chip communication bus architectures is becoming an ever more challenging task for system designers. Thus, the aim of this thesis is to explore several algorithms that synthesize energy efficient on-chip communication buses. The algorithms reduce chip size and power consumption by optimizing the bus widths, the number of buses, and the voltage levels. An assumption for synthesis is that a system has been partitioned and mapped onto the appropriate modules of a multiprocessor system-on-chip (MPSoC) architecture. Based on the partitioned and mapped modules, a communication task graph is extracted to model communication between on-chip communicating modules. The synthesis approach is formulated as scheduling, allocation, and binding problems. Once correctly formulated, these problems are solved with the help of an optimization tool to find the optimal bus width and the number of buses. As the device geometry and the wires are scaled down, a growing number of transistors can be integrated on a single chip, which leads to an increase in power consumption per unit area. This, in turn, results in the degradation of both device reliability and system performance. Thus, it is essential to optimize bus energy consumption during the synthesis of communication buses. As a major contribution, this thesis proposes a simultaneous on-chip communication bus synthesis and voltage scaling technique, that finds a trade-off between communication bus cost (bus width and number of buses) and energy consumption. The slack of each communication task is exploited in order to share communication bus usage and to scale down the bus operating voltages. As the continuous voltage scaling technique delivers an ideal energy consumption characteristics, it cannot be applied for the digital design due to the expensive voltage regulators. To cope with this problem, a heuristic for discrete voltage scaling technique is proposed, which can be solved in polynomial time complexity. In a real-time embedded system, the amount of data to be transferred between on-chip modules is not fixed over time. This is due to the diversity of applications that run on a single chip. Furthermore, as the process technology is scaled down, the effects of process variations are becoming a significant on system performance. In order to incorporate the combined effects of the data size and the process variations on the performance of communication buses, this thesis proposes an extended model for communication synthesis. The proposed model simultaneously performs on-chip communication bus synthesis and voltage scaling under data size and process variations. The problem is relaxed to a nonlinear optimization model, which synthesizes the optimal bus widths and the number of buses considering worst case data traffic and process variations. The experiments conducted on an automatically generated benchmark and real-life applications show that applying voltage scaling during the synthesis of on-chip communication buses effectively reduces dynamic power consumption, leakage power consumption, and mitigates the effects of process variations.

Alternative Abstract:
Alternative AbstractLanguage
Heutzutage kann man in dem Entwurf moderner System-On-Chips zwei wesentliche Beobachtungen anstellen: Zum einen führt die zunehmende Systemkomplexität zu einem steilen Anstieg des Datenverkehrs der Busarchitekturen auf dem Chip. Zum anderen bewirkt die Technologieskalierung, dass Verbindungsleitungen immer dünner und somit Laufzeitverzögerungen immer größ er werden. Diese beiden Nebeneffekte deuten darauf hin, dass der Entwurf von on-chip Datenbusarchitekturen auf dem Chip eine immer größ er werdende Herausforderung für Systemdesigner wird. Das Ziel dieser Arbeit ist daher, Algorithmen zur Synthese von energieeffizienten on-chip Datenbussen zu entwickeln. Durch die Optimierung der Anzahl der Busse, der Busbreite und der Betriebsspannungen sind diese Algorithmen in der Lage, sowohl die Chipfläche als auch die Leistungsaufnahme der Datenbusse zu verringern. Eine der Annahmen, die für die Synthese gemacht werden, ist, dass das betreffende System bereits vollständig partitioniert worden ist und diese Partitionen auf geeignete Module eines Multiprozessor System-on-Chips (MPSoC) abgbildet worden sind. Basierend auf diesen Modulen wird ein Task-Graph erstellt, der den Datenverkehr zwischen den on-chip Modulen modelliert. Die Problemformulierung des Syntheseverfahrens wird unterteilt in Scheduling, Allocation und Binding. Eine korrekte Formulierung dieser Probleme kann dann mit Hilfe von Optimierungswerkzeugen gelöst werden, welche die optimale Anzahl von Bussen und deren Breite bestimmen. Aufgrund der fortlaufenden Skalierung der Bauelemente und Verbindungsleitungen kann eine immer größ ere Anzahl an Transistoren auf dem Chip integriert werden. Dies führt zu einer Zunahme der Leistungsaufnahme pro Flächeneinheit, was wiederum eine verminderte Gerätezuverlässigkeit und Systemperformanz zur Folge hat. Es ist daher wesentlich, die Leistungsaufnahme während der Bussynthese zu berücksichtigen. Eine der Hauptbeiträge dieser Arbeit ist die Entwicklung eines Verfahrens, das eine gleichzeitige Datenbussynthese und Spannungsskalierung zulässt und dabei einen Kompromiss zwischen Kosten (d.h. Anzahl und Breite) für die Busstruktur und der Leistungsaufnahme eingeht. Die unbenutzte Zeit zwischen Kommunikationsaufgaben wird dabei genutzt, um den Bus zu teilen und die Betriebsspannungen herunterzuregeln. Da die Technik der kontinuierlichen Spannungsskalierung eine ideale Charakteristik für die Leistungsaufnahme erzeugt, kann sie nicht für den Digitalentwurf mit aufwendigen Spannungsreglern eingesetzt werden. Um dieses Problem zu umgehen, wird ein heuristisches Verfahren für die diskrete Spannungsregelung entwickelt, das in polynomialer Zeitkomplexität durchgeführt werden kann. In einem echtzeit-eingebettetem System ist der zu übertragende Datenverkehr zwischen on-chip Modulen aufgrund der Vielfalt der Anwendungen nicht konstant. Des weiteren wird der Einfluss von Prozessparametervariationen auf die Systemperformanz mit zunehmender Technologieskalierung immer stärker. Um die Effekte, die von dem variablen Datenvolumen und der Prozessparametervariationen herrühren, zu integrieren, wird in dieser Arbeit ein erweitertes Verfahren für die Bussynthese vorgeschlagen. Das erweiterte Verfahren führt die gleichzeite Bussysnthese und Spannungsskalierung aus, allerdings unter Berücksichtung des variablen Datenvolumens und der zufälligen Prozessvariationen im worst-case Fall. Simulationen, die anhand von einem automatisch erzeugten Benchmark und einer realen Anwendung durchgeführt wurden, zeigen, dass eine intelligente Spannungsregelung während der Bussynthese sowohl die dynamische Leistungsaufnahme und die Leistungsaufnahme aufgrund von Leckströmen verringert als auch die Auswirkungen von Prozesstoleranzen mildert.German
Uncontrolled Keywords: Bus-Architektursynthese, Optimierung, Spannungsskalierung
Alternative keywords:
Alternative keywordsLanguage
Bus-Architektursynthese, Optimierung, SpannungsskalierungGerman
On-chip bus architecture, synthesis and optimization, voltage scaling, multiprocess system-on-chip (MPSoC)English
Classification DDC: 600 Technik, Medizin, angewandte Wissenschaften > 620 Ingenieurwissenschaften
Divisions: Fachbereich Elektrotechnik und Informationstechnik
Date Deposited: 17 Oct 2008 09:22
Last Modified: 07 Dec 2012 11:53
Official URL: http://elib.tu-darmstadt.de/diss/000853
URN: urn:nbn:de:tuda-tuprints-8533
License: Simple publication rights for ULB
Referees: Henkel, Prof. Dr. Jörg
Advisors: Glesner, Prof. Dr. Manfred
Refereed: 15 June 2007
URI: http://tuprints.ulb.tu-darmstadt.de/id/eprint/853
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