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Architectural Synthesis of a Coarse-Grained Run-Time-Reconfigurable Accelerator for DSP Applications

Obeid, Abdulfattah Mohammad :
Architectural Synthesis of a Coarse-Grained Run-Time-Reconfigurable Accelerator for DSP Applications.
[Online-Edition]
TU Darmstadt
[Ph.D. Thesis], (2006)

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Item Type: Ph.D. Thesis
Title: Architectural Synthesis of a Coarse-Grained Run-Time-Reconfigurable Accelerator for DSP Applications
Language: English
Abstract:

Given all its merits and potential, Reconfigurable Computing has attracted lots of research work. Reconfiguration costs as well as new Reconfigurable Computing specific challenges have so far been the main obstacles hindering reaching optimal reconfigurable computing solutions. Because of the flexibility offered by Reconfigurable Computing many new design parameters that were previously unknown now exist. Dynamic reconfiguration, partial reconfiguration, context management and HW/SW issues are among these. Depending on the target set of applications, different design decisions can be made in order to optimize the reconfigurable solution according to the target application constraints. In this thesis the HPad, an efficient coarse-grained dynamically reconfigurable solution targeted for DSP computation, is proposed. The HPad architecture was greatly influenced by reported VLSI architectures of a variety of DSP algorithms. Based on observations of the characteristics of these DSP algorithms and their architectures the HPad was chosen to be a heterogeneous and dynamically reconfigurable coarse grained solution. The HPad features partial, dynamic, and background reconfiguration capabilities. In addition, the HPad data path architecture is tailored to efficiently realize the studied DSP applications. Through the use of local reconfiguration interface sockets around each processing element, the dynamic reconfiguration problem is partitioned and efficiently solved. The HPad was modeled and synthesized with a parameterizable VHDL code written at the RTL level. Parameterizing the code was beneficial since it permitted generation of new designs simply by changing a few constants and recompiling. The model consisted of several thousand lines of code. Mapping and routing of several pipelined architectures of DSP algorithms were examined to demonstrate the suitability and validity of the HPad to the proposed scope of

Alternative Abstract:
Alternative AbstractLanguage
Die Vorteile und Moeglichkeiten Rekonfigurierbaren Rechnens haben zu einer grossen Anzahl an Forschungsarbeiten in diesem Bereich gefuehrt. Sowohl die Kosten der Rekonfiguration als auch spezifische Herausforderungen im Bereich des Rekonfigurierbaren Rechnens waren die Hauptgruende dafuer, dass bisher keine optimalen Loesungen gefunden wurden. Aufgrund der Flexibilitaet rekonfigurierbaren Rechnens gibt es eine grosse Anzahl an neuen Entwurfsparametern, wie z.B. dynamische Rekonfiguration, partielle Rekonfiguration, Kontextmanagement und HW/SW Probleme. Abhaengig von den Zielanwendungen und ihren Nebenbedingungen koennen verschiedene Entwurfsentscheidungen getroffen werden, um die rekonfigurierbare Loesung zu optimieren. In dieser Dissertation wird HPad, eine effiziente grobkoernige dynamisch rekonfigurierbare Loesung fuer DSP Anwedungen, praesentiert. Die HPad Architektur wurde von veroeffentlichten VLSI Architekturen fuer vielfaeltige DSP Anwendungen massgeblich beeinflusst. Basierend auf den Charakteristiken dieser DSP Algorithmen und ihren entsprechenden Architekturen wurde das HPad als heterogene und grobkoernige dynamisch rekonfigurierbare Loesung gewaehlt. Das HPad besitzt sowohl partielle als auch dynamische Rekonfigurationsfaehigkeiten. Zudem wurde die Datenpfadarchitektur des HPads auf eine Art und Weise entworfen, die eine effiziente Realisierung der untersuchten DSP Anwendungen ermoeglicht. Durch den Gebrauch lokaler Rekonfigurations-Schnittstellen wird das Problem der dynamischen Rekonfiguration partitioniert und effizient geloest. Das HPad wurde mit VHDL Code auf RTL Ebene modelliert und synthetisiert. Die Parametrisierung des Codes ist vorteilhaft, da sie eine einfache und schnelle Generierung neuer Entwuerfe durch Anpassung der entsprechenden Konstanten und Rekompilierung gestattet. Das Modell besteht aus mehreren tausend Kodezeilen. Die Abbildung und die Verdrahtung verschiedener Pipeline- Architekturen von DSP Algorithmen wurde untersucht, um die Eignung und Validitaet des HPads fuer den beabsichtigtenGerman
Uncontrolled Keywords: Reconfigurable architectures
Alternative keywords:
Alternative keywordsLanguage
Reconfigurable architecturesGerman
Computer architecturesEnglish
Classification DDC: 600 Technik, Medizin, angewandte Wissenschaften > 620 Ingenieurwissenschaften
Divisions: Fachbereich Elektrotechnik und Informationstechnik
Date Deposited: 17 Oct 2008 09:22
Last Modified: 07 Dec 2012 11:51
Official URL: http://elib.tu-darmstadt.de/diss/000668
URN: urn:nbn:de:tuda-tuprints-6684
License: Simple publication rights for ULB
Referees: Koch, Prof. Dr.- Andreas
Advisors: Glesner, Prof. Dr. Manfred
Refereed: 13 February 2006
URI: http://tuprints.ulb.tu-darmstadt.de/id/eprint/668
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