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PHY Link Design and Optimization For High-Speed Low-Power Communication Systems

Fang, Yuan :
PHY Link Design and Optimization For High-Speed Low-Power Communication Systems.
Technische Universität, Darmstadt
[Ph.D. Thesis], (2015)

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Item Type: Ph.D. Thesis
Title: PHY Link Design and Optimization For High-Speed Low-Power Communication Systems
Language: English
Abstract:

The ever-growing demands for high-bandwidth data transfer have been pushing towards advancing research efforts in the field of high-performing communication systems. Studies on the performance of single chip, e.g. faster multi-core processors and higher system memory capacity, have been explored. To further enhance the system performance, researches have been focused on the improvement of data-transfer bandwidth for chip-to-chip communication in the high-speed serial link. Many solutions have been addressed to overcome the bottleneck caused by the non-idealties such as bandwidth-limited electrical channel that connects two link devices and varieties of undesired noise in the communication systems. Nevertheless, with these solutions data have run into limitations of the timing margins for high-speed interfaces running at multiple gigabits per second data rates on low-cost Printed Circuit Board (PCB) material with constrained power budget. Therefore, the challenge in designing a physical layer (PHY) link for high-speed communication systems turns out to be power-efficient, reliable and cost-effective. In this context, this dissertation is intended to focus on architectural design, system-level and circuit-level verification of a PHY link as well as system performance optimization in respective of power, reliability and adaptability in high-speed communication systems. The PHY is mainly composed of clock data recovery (CDR), equalizers (EQs) and high- speed I/O drivers. Symmetrical structure of the PHY link is usually duplicated in both link devices for bidirectional data transmission. By introducing training mechanisms into high-speed communication systems, the timing in one link device is adaptively aligned to the timing condition specified in the other link device despite of different skews or induced jitter resulting from process, voltage and temperature (PVT) variations in the individual link. With reliable timing relationships among the interface signals provided, the total system bandwidth is dramatically improved. On the other hand, interface training offers high flexibility for reuse without further investigation on high demanding components involved in high costs. In the training mode, a CDR module is essential for reconstructing the transmitted bitstream to achieve the best data eye and to detect the edges of data stream in asynchronous systems or source-synchronous systems. Generally, the CDR works as a feedback control system that aligns its output clock to the center of the received data. In systems that contain multiple data links, the overall CDR power consumption increases linearly with the increase in number of links as one CDR is required for each link. Therefore, a power-efficient CDR plays a significant role in such systems with parallel links. Furthermore, a high performance CDR requires low jitter generation in spite of high input jitter. To minimize the trade-off between power consumption and CDR jitter, a novel CDR architecture is proposed by utilizing the proportional-integral (PI) controller and three times sampling scheme. Meanwhile, signal integrity (SI) becomes critical as the data rate exceeds several gigabits per second. Distorted data due to the non-idealties in systems are likely to reduce the signal quality aggressively and result in intolerable transmission errors in worst case scenarios, thus affect the system effective bandwidth. Hence, additional trainings such as transmitter (Tx) and receiver (Rx) EQ trainings for SI purpose are inserted into the interface training. Besides, a simplified system architecture with unsymmetrical placement of adaptive Rx and Tx EQs in a single link device is proposed and analyzed by using different coefficient adaptation algorithms. This architecture enables to reduce a large number of EQs through the training, especially in case of parallel links. Meanwhile, considerable power and chip area are saved. Finally, high-speed I/O driver against PVT variations is discussed. Critical issues such as overshoot and undershoot interfering with the data are primarily accompanied by impedance mismatch between the I/O driver and its transmitting channel. By applying PVT compensation technique I/O driver impedances can be effectively calibrated close to the target value. Different digital impedance calibration algorithms against PVT variations are implemented and compared for achieving fast calibration and low power requirements.

Alternative Abstract:
Alternative AbstractLanguage
Die ständig wachsenden Anforderungen an hohe Bandbreiten in Datenübertragungen haben die Forschungsanstrengungen auf dem Gebiet hochleistungsfähiger Kommunika- tionssysteme verstärkt. Schon immer wurde intensiv über die Steigerung der Leistungsfähigkeit einzelner integrierter Schaltkreise geforscht, z.B. durch schnellere Multi-core-Prozessoren oder durch höhere Speicherkapazitäten. Um die Systemleistung weiter zu verbessern, wurden Untersuchungen im Bereich der Optimierung der Datenübertragungsbandbreite in der Chip-zu-Chip Kommunikation mittels serieller Hochgeschwindigkeitsverbindung konzentriert. Viele Lösungen wurden vorgeschlagen, um durch Nichtidealitäten verursachte Engpässe in der Kommunikation zwischen zwei Bauteilen zu verhindern. Solche Nichtidealitäten sind z.B. die begrenzte Bandbreite des elektrischen Kanals oder verschiedenen Arten von unerwünschtem elektrischen Rauschen. Allerdings stellen diese Lösungen häufig hohe Anforderungen an die Umgebungsbedingungen wie Platinenqualität und erfordern hohen Energieaufwand. Auf preisgünstigen Platinen oder bei reduziertem Energieverbrauch führen diese Lösungen jedoch zu Einschränkungen der möglichen Übertragungsraten bei Hochgeschwindigkeits-Schnittstellen. Daher besteht die Herausforderung bei der Gestaltung eines PHY-Links für Hochgeschwindigkeitskommunikationssysteme darin, energieeffizient, zuverlässig und kostengünstig zu sein. In diesem Zusammenhang konzentriert sich diese Dissertation auf den Architekturentwurf, auf die Verifikation eines PHY-Links auf System- und Schaltungsebene, sowie auf die Optimierung der Systemleistung in Bezug auf Engerieverbrauch, Zuverlässigkeit und Anpassungsfähigkeit in Hochgeschwindigkeitskommunikationssystemen. Der PHY besteht vor allem aus einer Einheit zur Taktwiederherstellung aus den Daten (CDR), aus Equalizern (EQ) und aus Hochgeschwindigkeits I/O Treibern. Die sym- metrische Struktur des PHY-Links wird gewöhnlich in beiden Verbindungseinheiten zur bidirektionalen Datenübertragung dupliziert. Durch Einsatz von Trainingsmechanismen kann das Timing einer Kommunikationseinheit trotz verschiedener vorhandener Abwei- chungen des Timings oder durch Herstellungsprozess-, Spannungs- und Temperatur- Schwankungen (PVT) erzeugten Jitter adaptiv an die Timing-Bedingungen der anderen Kommunikationseinheit angepasst werden. Mit zuverlässigen Timingverhältnissen zwischen den Signalen der Schnittstellen wird die Gesamtsystembandbreite drastisch verbe- ssert. Auf der anderen Seite bietet das Schnittstellen-Training eine hohe Flexibilität für die Wiederverwendung ohne weitere, kostenintensive Untersuchungen von ansonsten notwendigen hochgenauen Komponenten. Im Trainingsmodus ist ein CDR Modul notwendig um das beste Datenauge für die Rekonstruktion des übertragenen Bitstroms zu erreichen und um die Signalflanken des Datenstroms in asynchronen oder quellensynchronen Systemen zu ermitteln. Im Allgemeinen arbeitet der CDR als geschlossener Regelkreis, welcher sein ausgegebenes Taktsignal mittig zu den empfangenen Daten ausrichtet. In Systemen, die mehrere Datenverbindungen enthalten, steigt der Gesamtenergieverbrauch der CDR Einheiten linear mit der Anzahl von Verbindungen, da je ein eigenes CDR für jede einzelne Verbindung erforderlich ist. Deshalb spielt die Energieeffizienz der CDRs eine bedeutende Rolle in derartigen Systemen mit parallelen Verbindungen. Weiterhin darf ein Hochleistungs-CDR trotz hohen Eingangsjitters selber nur einen sehr geringen Ausgangsjitter erzeugen. Um den Kompromiss zwischen Energieverbrauch und CDR Jitter zu minimieren, wird eine neue CDR Architektur unter Verwendung eines Proportional-Integral (PI) Controllers und dreifach Sampling vorgeschlagen. Bei Datenraten von mehreren Gigabit pro Sekunde wird ausserdem die Integrität der Daten sehr entscheidend. Verzerrte Daten aufgrund von Nichtidealitäten in Systemen können die Signalqualität massiv verringern und führen im schlimmsten Fall zu unbehebbaren Übertragungsfehlern, wodurch die effektive Bandbreite des Systems negativ beeinflusst wird. Daher werden für die Optimierung der Signalintegrität zusätzlich Sender (Tx) und Empfänger (Rx) EQ Trainings als Schnittstellen-Training eingesetzt. Weiterhin wird eine vereinfachte Systemarchitektur mit unsymmetrischer Anordnung der adaptiven Rx und Tx EQs in einem Single-Link-Bauelement durch die Verwendung verschiedener Koeffizienten-Adaptions-Algorithmen vorgeschlagen und analysiert. Diese Architektur ermöglicht es, durch das Training die insbesondere im Fall von parallelen Verbindungen große Anzahl benötigter EQs zu reduzieren. Gleichzeitig wird hierdurch erheblich Siliziumfläche eingespart und Energieverbrauch minimiert. Zum Abschluss werden die Eigenschaften eines High-Speed I/O-Treibers in Abhängigkeit von PVT-Schwankungen analysiert. Kritische Probleme wie Beeinträchtigung der Daten in Form von Überschwingen und Unterschwingen werden in erster Linie durch Impedanzfehlanpassung zwischen dem I/O-Treiber und dem zugehörigen Sendekanal verursacht. Durch Anwendung einer PVT-Kompensationstechnik können die Impedan- zen der I/O-Treiber effektiv an vorgegebene Zielwerte angepasst werden. Ausserdem werden unterschiedliche digitale Algorithmen zur Kalibrierung der Impedanzen gegen PVT-Schwankungen implementiert und bezüglich ihrer Geschwindigkeit und ihres Energieverbrauchs verglichen.German
Place of Publication: Darmstadt
Uncontrolled Keywords: PHY link, chip-to-chip communication, clock data recovery, equalizer, impedance calibration
Classification DDC: 600 Technik, Medizin, angewandte Wissenschaften > 620 Ingenieurwissenschaften
Divisions: 18 Department of Electrical Engineering and Information Technology > Integrierte Schaltungen und Systeme
Date Deposited: 10 Mar 2015 13:53
Last Modified: 10 Mar 2015 13:53
URN: urn:nbn:de:tuda-tuprints-44373
Referees: Hofmann, Prof. Klaus and Küppers, Prof. Franko and Pesavento, Prof. Marius and Hochberger, Prof. Christian and Gersem, Prof. Herbert De
Refereed: 26 September 2014
URI: http://tuprints.ulb.tu-darmstadt.de/id/eprint/4437
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